第10 章 信号 完整性 设计

$$ t_{\mathrm{v a l i d(m i n)}}+t_{\mathrm{f l i g h t(m i n)}}\geqslant t_{\mathrm{h o l d(m a x)}}+\mathrm{C L K}_{\mathrm{s k e w}}+\mathrm{C L K}_{\mathrm{j i t t e r}} $$

式中， $ T_{1} $ 为传输信号周期； $ t_{\text{valid(max)}} $ 为最长数据有效时间； $ t_{\text{valid(min)}} $ 为最短数据有效时间； $ t_{\text{flight(max)}} $ 为最长数据传输时间； $ t_{\text{flight(min)}} $ 为最短数据

电路设计、仿真与PCB设计

传输时间； $ t_{\text{hold(max)}} $ 为最长数据保持时间； $ t_{\text{setup}} $ 为数据建立时间； $ \text{CLK}_{\text{skew}} $ 为时钟偏差时间； $ \text{CLK}_{\text{jitter}} $ 为时钟抖动时间。

在实际系统中，造成时序信号的“沿变”与理想“沿变”存在差别的一个主要原因是因为逻辑器件的信号传输延迟时间上存在着差别。因此，人们也常直观地将时序偏差定义为器件输出时序信号的传输延迟之差。如图10-2所示，由于电路传输延时导致时序偏差。

当实际信号的边沿与理想时序边沿的偏离由于受某种因素(如噪声、串扰、电源电压变化等)影响不断发生变化，而且这种变化是随机的，这种现象就是常说的时序抖动，或者说时序晃动。这种偏离相对于理想位置可能是超前的，也可能是滞后的。如图10-3所示，由于电路时钟源的稳定性传输延时导致时钟抖动。

所有项目都应考虑时序最差情况，即考虑时间容限。当然为了更为保险，可以再加一些时间容限，但在当前的高速电路，增加时间容限也是要付出代价的。

10.1.2 信号波形完整性

波形完整性经常提及的五个基本概念，就是信号的上升时间 $ (t_{r}) $和下降时间 $ (t_{f}) $、波形的上冲(overshoot)、下冲(undershoot)和振铃(ring)，以及接收端的信号还存在多大的

噪声容限(noise margin)。图10-4所示为波形完整性的部分参数示例。

10.1.3 元器件及 PCB 分布参数

在低频电路中，元器件的尺寸相对于信号的波长而言可以忽略（通常小于波长的 $ 1/10 $），这种情况下的电路被称为节点（lump）电路，此时可以采用常规的电压、电流定律来进行电路计算。

但是在高频或微波电路中，由于波长较短，组件的尺寸就无法再被视为一个节点，某一瞬间组件上所分布的电压、电流会不一致。因此基本的电路理论不再适用，而必须采用电磁场理论中的反射及传输模式来分析电路。元器件内部电磁波的进行波与反射波的干涉使电压和电流失去了一致性，电压电流比为稳定状态的固有特性也不再适用，取而代之的是“分布参数”的特性阻抗，此时的电路以电磁波传送与反射为基础要素，即反射系数、衰减系数、传送的延迟时间。

1. 电阻

如图10-5(a)所示的金属膜电阻在分布参数的作用下可以等效为图10-5(b)所示的电阻R与寄生电容 $ C_{P} $并联后与寄生电感 $ L_{s} $的串联。以1MΩ金属膜引线电阻为例， $ L_{s} $约为5nH， $ C_{P} $约为0.5pF。图10-6所示为考虑分布参数模型时电阻在不同频率下的阻抗，当频率增加时电阻实际阻抗下降明显。

2. 电容

如图10-7(a)所示的表贴电容在分布参数的作用下可以等效为图10-7(b)所示的电容C与寄生电阻 $ R_{s} $和寄生电感 $ L_{s} $的串联。以12061.0 $ \mu $F封装X7R陶瓷电容为例， $ L_{s} $约为3nH， $ R_{s} $约为0.01 $ \Omega $。图10-8所示为考虑分布参数模型时不同频率下电容阻抗的变化。

3. 钽电容

如图 10-9(a) 所示的钽电容在分布参数的作用下可以等效为图 10-9(b) 所示电路。图 10-10 所示为考虑分布参数模型时不同频率下钽电容阻抗的变化。

4. 电感

如图10-11(a)所示的电感在分布参数的作用下可以等效为图10-11(b)所示的电感L与寄生电阻 $ R_{S} $和寄生电感 $ C_{P} $的并联。以08051.0 $ \mu $H封装线绕电感为例， $ R_{S} $约为1.0 $ \Omega $， $ C_{P} $约为0.25pH。图10-12所示为考虑分布参数模型时不同频率下电感阻抗的变化。

5. PCB 走线电阻

如图10-13所示的PCB走线可以通过式(10-3)进行计算。 $ R' $为电阻系数，其求取见式(10-4)。

$$ R\approx\frac{x}{w}\cdot R^{\prime}(m\Omega) $$

$$ R^{\prime}\approx0.5\cdot\frac{1}{t}(m\Omega) $$

式中，x 为走线长度；w 为线路宽度；t 为线路厚度。

6. PCB 接地面电阻

如图 10-14 所示的 PCB 接地面电阻可以通过式(10-5)进行计算。接地位置 GF 为几何系数，其求取见式(10-6)。

$$ GF\approx0.8+0.9\cdot( 接近接触边缘系数 ) $$

$$ R\approx GF\cdot R^{^{\prime}}(m\Omega) $$

7. PCB 走线分布电容

如图 10-15(a) 所示的 PCB 没有地层的走线分布电容可以通过式(10-7)进行计算。如图 10-15(b) 所示的 PCB 没有地层的走线分布电容可以通过式(10-8)进行计算。

$$ C_{\mathrm{SH}}\approx\frac{0.71x\varepsilon_{\mathrm{r}}}{\ln\left(1+\frac{\pi h}{w}\right)},\quad x\gg w,h $$

$$ C_{\mathrm{M}}\approx\frac{0.71x\varepsilon_{\mathrm{r}}}{\ln\left(1+\frac{\pi y_{s}}{w}\right)},\quad x\gg t,y_{\mathrm{s}} $$

式中，x 为走线长度(in)；w 为线路宽度(in)；h 为上下平行 PCB 走线的厚度(in)； $ y_{s} $ 为左右平行 PCB 走线的距离(in)；电容的单位为 pF； $ \varepsilon_{r} $ 为 PCB 介质的介电常数。

如图 10-16(a) 所示的 PCB 下部有地层的走线分布电容可以通过式(10-9)和式(10-10)进行计算，图 10-16(b) 所示为图 10-16(a) 的等效分布电路。

$$ C_{\mathrm{SH}}\approx\frac{1.41x\varepsilon_{\mathrm{r}}}{\ln\left(1+\frac{2\pi h}{w}\right)},\quad x,y_{\mathrm{s}}\gg h $$

$$ C_{\mathrm{M}}\approx\frac{1.41x\varepsilon_{\mathrm{r}}}{\ln\left(1+\frac{2\pi y_{\mathrm{s}}}{w}\right)},\quad x,y_{\mathrm{s}}\gg h $$

式中，x 为走线长度(in)；w 为线路宽度(in)；h 为 PCB 走线与地层厚度(in)； $ y_{s} $ 为平行 PCB 走线的距离(in)；电容的单位为 pF。

8. PCB 环路自感

如图 10-17(a) 所示的单个矩形环路会产生环路自感，其自感量可以通过式(10-11)进行计算。图 10-17(b) 所示的单个圆形环路会产生环路自感，其自感量可以通过式(10-12)进行计算。

$$ L\approx5\bigg(2x\ln\frac{2y}{d}+y\ln\frac{2x}{d}\bigg) $$

$$ L\approx2\pi\bullet5\biggl(\ln\frac{16x}{d}-2\biggr) $$

式中，x 为走线长度(in)；y 为走线宽度(in)；d 为线路的宽度(in)；电感的单位为 nH。

9. PCB 走线分布电感

如图 10-18(a) 所示的 PCB 没有地层的走线分布电感可以通过式(10-13)进行计算。如图 10-18(b) 所示的 PCB 没有地层的走线分布电感可以通过式(10-14)进行计算。

$$ M\approx L\approx10\cdot x\ln\left(1+\frac{2\pi h}{w}\right) $$

$$ M\approx L\approx10\cdot x\ln\left(1+\frac{2\pi y_{s}}{t}\right) $$

式中，x 为走线长度(in)；w 为线路宽度(in)；h 为上下平行 PCB 走线的厚度(in)； $ y_{s} $ 为左右平行 PCB 走线的距离(in)；电感的单位为 nH。

如图 10-19(a) 所示的 PCB 下部有地层的走线分布电感可以通过式(10-15)和式(10-16)进行计算，图 10-19(b) 所示为图 10-19(a) 的等效分布电路。

$$ L\approx5\cdot x\ln\left(1+\frac{2\pi h}{w}\right) $$

$$ M\approx\frac{5\cdot x\ln\left(1+\frac{2\pi y_{s}}{t}\right)}{1+\left(y_{s}/h\right)^{2}} $$

10. PCB 焊盘分布电容

如图 10-20 所示的 PCB 焊盘看起来像一个对地的电容，其分布电容值可以通过式(10-17)进行计算。

$$ C\approx0.23\varepsilon_{r}\frac{(w_{1}+1.25h)(w_{2}+1.25h)}{h},\quad h

式中， $ w_{1} $ 为焊盘宽度（in）； $ w_{2} $ 为焊盘长度（in）；h 为焊盘与地层的厚度（in）；电容的单位为 pF。

11. PCB 过孔分布参数

如图 10-21 所示的 PCB 过孔的分布参数也非常重要，其分布电阻、电容、电感值可以通过式(10-18)～式(10-20)进行计算。

$$ R\approx\frac{870h}{d_{1}^{2}} $$

$$ C\approx\frac{1.41hd_{2}\epsilon_{r}}{d_{3}-d_{2}} $$

$$ L\approx5.08\cdot h\ln\left(1+\frac{4h}{d_{1}}\right) $$

式中， $ d_{1} $ 为过孔孔径(in)； $ d_{2} $ 为过孔沉铜外径(in)； $ d_{3} $ 为接地间隙孔直径(in)；h 为过孔高度(in)；电阻的单位为 nΩ；电容的单位为 pF；电感的单位为 nH。

10.2 电源分配系统及影响

在高速电路板的设计中，最重要的考虑因素就是电源分配网络。电源分配网络必须为电路板各个部分的电路提供一个低噪声的电源，其中包括电源和地。

特别需要注意的是，一个干净的电源和一个干净的地同等重要，这是因为对于交流信号来说电源就是地。

电源分配网络同时还得为电路板上所有产生或接收的信号提供一个信号回路。设计人员经常忽略这个问题，因为在低频电路中，信号回路的影响并不明显。许多 PCB 设计在忽视信号回路时，也能工作得不错。

10.2.1 理想的电源不存在

假如有一块电路板，包含多个数字集成电路元器件，电路板由 $ +5\mathrm{V} $ 电源供电，忽略集成电路相对于电源所在的位置和线路上的噪声，则 $ +5\mathrm{V} $ 电源可以无损耗地传送到各个数字集成电路的电源引脚，并且保持 $ +5\mathrm{V} $ 的供电电压。

如图 10-22(a) 所示，具有这些特性的电源，可表示为一个理想的电压源，它的输出阻抗是 0。0 阻抗保证了电源端的电压与负载端的电压一致。因为噪声源的源阻抗相对于电源的 0 阻抗为无穷大，所有的噪声都将被这个理想的电源所吸收。遗憾的是，这仅仅是一种理想状态。

图 10-22(b) 给出了一个实际电源的描述。该电源具有一定的输出阻抗，图中这个阻抗用电阻、电感、电容网络的形式表示。事实上，阻抗分布于整个电源分配网络，因此噪声将叠加在电源上。

10.2.2 电源总线和电源层

电源设计的目标就是要尽可能地减少电源分配网络的阻抗。在设计中，电源分配网络的形式可分为总线式和电源层式。通常，电源层式比总线式有更好的阻抗特性，但实际上，有的情况下总线式会更好。

如图 10-23(a) 所示，总线系统由一组具有电路板所需的各个电压的电源线组成。电源总线与信号线在同一个层中，为所有器件提供电源，同时还得为信号线挪出空间。所以，电源线总是趋于长且细的带状线。早期的设计，由于 PCB 的加工工艺及其成本的制约，多用总线式的电源分配方案。相当于电源线上串有一个小电阻，尽管这个电阻很小，但影响很大。甚至在一个只有 20 个器件的小电路板上，假如每个器件吸收 200mA 电流，总的电流就达 4A。电源总线的这个电阻就算只有 0.125Ω，也会产生 0.5V 的压降，也就是说电源末端的器件只能得到 4.5V。

如图10-23（b）所示，电源层系统是由一个或多个电源层或多个层的电源部分组成。

在电源层式的电源分配方案中，由于通过整个层的金属来分配电源，其电源输出阻抗会小得多。所以，电源噪声也会比总线式的小得多。

10.2.3 印制电路板的去耦电容配置

单独的电源层并不能消除电源线路噪声，这是因为电子系统中几乎都会产生足够引起问题的噪声。例如，在数字电路中，当电路从一种状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。不管采用哪种电源分配方案，电源线路都需要抑制噪声和滤波。

通常情况下，使用去耦电容来滤波。一般地，在电源接入电路板的位置摆放一个 $ 1\sim10\mu F $ 的去耦电容，用于滤除电源的低频噪声；在每一个有源器件的电源引脚处摆放一个 $ 0.01\sim0.1\mu F $ 的去耦电容，用于滤除高频噪声。

配置去耦电容，可以抑制因负载变化而产生的噪声，这是印制电路板可靠性设计的一种常规做法。滤波的目的是要滤除叠加在电源上的交流成分，理论上电容的容量越大越好。

在实际情况中，电容并不具备理想电容的所有特性，图10-24(a)给出了理想电容的描述。图10-24(b)给出了非理想电容的等效电路。由于寄生参数等效为串联在电容上的电阻与电感，所以称为等效串联电阻(equivalent series resistance，ESR)和等效串联电感(equivalent series inductance，ESI)。这样，电容实际上就是一个串联谐振电路。

实际情况下，如图10-25(a)所示，在低于 $ F_{R} $的频率时，电容呈现容性；而在高于 $ F_{R} $的频率时，电容则呈现感性。所以，电容更像是一个带阻滤波器，而不是一个低通滤波器。一个接在电路板电源入口处的 $ 10\mu F $去耦电容，通常是电解电容。它由两片金属薄片夹着一片绝缘介质卷成圆筒状，然后分别从两片金属薄片引出两个引脚，这样的结构决定了它的ESI较大， $ F_{R} $小于1MHz。对于50Hz的噪声，它是一个很好的滤波器，但对于100MHz的高频开关噪声则没有一点作用。

电容的 ESR 和 ESI 由电容的结构和所用的介质决定,而不是由电容量决定。对于高频的抑制能力并不会因为更换容量更大的同类型电容而加强。容量更大的同类型电容的阻抗在低于 $ F_{R} $ 的频率下,比小容量的电容会有更小的阻抗。但是,在高于 $ F_{R} $ 的频率时,ESI 决定了两者的阻抗不会有什么区别。如图 10-25(b) 所示,要提高高频抑制能力,只能更换具有更小 ESI 的电容。

1. 去耦电容的配置原则

为了得到更好的去耦合效果，下面给出了电容配置的一些规则，供设计时参考：

（1）电源输入端跨接一个 $ 10 \sim 100 \mu F $ 的电解电容器。如果印制电路板的位置允许，采用 $ 100 \mu F $ 以上的电解电容器的抗干扰效果会更好。

（2）为每个集成电路芯片配置一个 $ 0.01\mu F $ 的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每 $ 4\sim10 $ 个芯片配置一个 $ 1\sim10\mu F $ 钽电解电容器。这种器件的高频阻抗特别小，在 $ 500kHz\sim20MHz $ 范围内阻抗小于 $ 1\Omega $，而且漏电流很小（ $ 0.5\mu A $ 以下）。

（3）对于噪声能力弱、关断时电流变化大的元器件（如 ROM、RAM 等）和存储型元器件，应在芯片的电源线和地线间直接接入去耦电容。

（4）去耦电容的引线不能过长，特别是高频旁路电容不能带有引线。

2. 旁路电路选取规则

表10-1给出了不同电容适用的场合和范围。

| 类型 | 适用范围 | 应用 |

| --- | --- | --- |

| 电解电容 | 1~20 $ \mu $F | 通常用于连接到板子的电源 |

| 玻璃封装的陶瓷电容 | 0.01~0.1 $ \mu $F | 用于芯片的旁路电容。经常和电解电容并联在一起，用于增加滤波器的带宽和增加阻带 |

| 瓷片电容 | 0.01~0.1 $ \mu $F | 基本上用于芯片 |

| COG 电容 | <0.1 $ \mu $F | 用于对噪声敏感器件的旁路。经常和另一个瓷片电容并联在一起，用于增加阻带 |

任何一种电容都只有有限的有效频率范围，而系统既有低频噪声，又有高频噪声，所以，在设计时要用不同类型的电容并联，来达到更宽的有效频率范围。理论和实践已经证明，两种不同类型电容的并联确实增加了滤波的频率范围。

3. 去耦电容的放置

电容选定以后，就需要将它放置在电路板上。如图10-26(a)所示为一种低速电路的去耦电容的标准放置方法。这种放置方法只是方便布线，并不能提供最有效的高频滤波性能。图10-26(b)所示的放置方法，可以得到更好的高频性能。这种放置方法使用一个贴片电容，并将其放置在元器件的另一面。

对于有多个电源和地的器件，如何获得最好的去耦效果，取决于器件本身。如果器件的地在内部就连接在一起了，则一般只需对一个电源去耦；否则，就要对每一个电源去耦。

10.2.4 信号线路及其信号回路

信号的通断都会产生一个交流电流，因而需要一个电流回路。如图10-27(a)和图10-27(b)所示，给出了信号的电流回路，可由电源或地提供信号的回路。图10-27(a)和图10-27(b)可等效为图10-27(c)。

信号线与信号回路构成一个电流环路，这个电流环路有一定的电感量。所以，可以把它看成一个线圈，这可能恶化信号的振铃、串扰、辐射。环路的电感量和它所引起的问题会随着环路包围的面积增加而增大。所以，最小化环路面积将最小化由于电流环路而引起的振铃、串扰、辐射等问题。

具有电源层作回路的交流信号，将选择一条阻抗最小的回路。阻抗包括电阻、电容和电感，而金属层只有很小的电阻，主要是电感。这就是说，最小阻抗的回路也就是最小电感的回路。

如果两点间的信号有任意的回路，不一定就是直线的那条回路的阻抗最小。回路的

电感随信号与信号回路之间的距离增大而增大。所以，应该是最接近信号线的回路会有最小的电感，也就是最小的阻抗。最接近信号线的回路与信号线所构成的环路面积自然也最小。电源层一定可以提供这样的信号回路。

电源总线有固定的线路。不管是不是最佳的路线，信号的回路只有沿着这些线路返回。在布线时将信号线布在尽可能靠近电源线，以最小化信号回路。否则，易产生大的信号回路。

电源层作为信号回路，并不限制信号的回路路径。这样，回路总能沿着阻抗最小的路径返回，从而减少噪声。所以，电源层式电源分配系统是一个更好的解决方案。

尽管电源层相比总线有许多的优点，但这些优点很可能被设计者破坏。如图10-28所示，因为在电源层的开口可能导致信号最佳回路的破坏，从而增大回路面积，所以在电源层上开口应特别小心。

10.2.5 电源分配方面考虑的电路板设计规则

1. 注意板上的通孔

通孔使得电源层需要刻蚀开口留出空间给通孔通过。而有些元器件有很多引脚的连接器会导致电源层大的开口，就可能引发大的噪声。

如图 10-29 所示，104 个引脚连接器的引脚通过电路板，电源层必须开口，这就阻塞了信号的回路。所有信号的回路被迫绕到上面通过，回路面积增大。并且，信号线有公共回路，公共阻抗将引起串扰。

2. 连接线需要足够多的地线

信号回路的原理同样适用于连接其他电路板的连接线，最好每个信号均有自己独立的回路。而且，信号与回路的环路面积要尽可能小，即信号与回路要并行。图10-30(c)较图10-30(a)和图10-30(b)来说是更好的接地选择。

3. 模拟电源与数字电源要分开

通常情况下，高速的模拟器件对数字噪声非常敏感。所以，在带有数模混合的电路板上，当设计模拟电源与数字电源时，要将它们分开，然后在电源的入口处将它们连接在一起。但是，有些电路是用于连接模拟与数字电路的DAC和ADC，其信号跨越模拟和数字两部分。这时，可以在信号跨越处放置一条回路以减小环路面积。

如果系统中 A/D 转换器较多，例如，有 10 个 A/D 转换器，此时该怎样连接呢？如果在每一个 A/D 转换器的下面都将模拟地和数字地连接在一起，则产生多点相连，模拟地和数字地之间的隔离就毫无意义。而如果不这样连接，就违反了厂商的要求，最好的办法是开始时就用统一地。

数/模混合电路分区设计如图10-31所示。

4. 避免分开的电源在不同层之间重叠

避免分开的电源在不同层之间重叠，否则噪声很容易通过寄生电容耦合过去。

5. 隔离敏感元器件

有些元器件对干扰非常敏感，如 PLL。如图 10-32 所示，在电源层造一个 U 形隔离

仓，将敏感元器件放在其中。

需要注意的是，所有和敏感元器件相连的信号只能从 U 形舱的开口进出隔离仓，而其他的信号要绕过隔离舱。

6. 在信号线的边上放置电源线

有时设计者要用单层板或双层板来做设计。此时,就需要使用总线式的电源供电。如图10-33所示,通过在信号线边上放置电源线,将信号环路面积最小化。这样,就可以实现降低噪声的效果。

10.3 信号反射及其消除

本节将系统地介绍信号反射的产生机理以及消除的方法，内容包括信号传输线定义、信号传输线分类、信号反射的定义、信号反射的计算、消除信号反射和传输线的布线规则。

10.3.1 信号传输线定义

信号传输线利用了信号总是选择阻抗最小的路径作为回路的机理，来控制信号线与交流地之间的关系。此外，也可以利用信号线上的阻抗为一个常数的事实，来更好地传输信号。阻抗为常数的信号线称为阻抗受控线，它为电路板上信号传输提供最好的介质。

然而，当信号延迟时间远大于信号跳变时间时，信号线必须当作传输线。如图10-34所示，如果传输线没有合适的端接，则容易产生反射，导致信号失真，结果是在负载端产生振铃，使系统速度变慢。这也可能严重破坏系统时序关系，使得电子系统不能正常工作。

图 10-35 给出了 PCB 板上的两种传输线，即带状线和微带线。其中，h 为绝缘层厚度，t 为覆铜厚度，w 为线宽。图中的电感 $ L_{0} $ 和电容 $ C_{0} $ 均匀地分布在线上，其单位分别表示为亨利/单位长度和法拉/单位长度。从这个模型可以得到两个重要的参数：阻抗 $ Z_{0} $ 和传输延迟 $ t_{pd0} $。在一个无损信号线上，阻抗 $ Z_{0} $ 是一个交流阻抗。对于驱动电路来说，为纯电阻，单位为 $ \Omega $。可以表示为

$$ Z_{0}=\sqrt{\frac{L_{0}}{C_{0}}} $$

传输延迟时间同样取决于 $ L_{0} $、 $ C_{0} $，单位为时间单位/单位长度，可以表示为

$$ t_{\mathrm{pd0}}=\sqrt{L_{0}C_{0}} $$

10.3.2 信号传输线分类

PCB 设计只可能遇到两种传输线：带状线和微带线。如图 10-35(a) 所示，带状线指信号夹在两个电源层之间，理论上它能最好地传输信号，因为它两边都有电源层的屏蔽。但由于它让信号线藏在内部，不利于测试。如图 10-35(b) 所示，微带线的信号线在外层，地层在信号线的另一边，便于测试。

$ L_{0} $、 $ C_{0} $、 $ Z_{0} $ 和 $ t_{pd0} $ 是由传输线的物理特性和电路板介质特性决定的。对于带状线，其特性可以表示为

$$ \begin{aligned}Z_{0}&=\frac{60}{\sqrt{\varepsilon_{\mathrm{R}}}}\ln\frac{4h}{0.67\pi w\left(0.8+\frac{t}{w}\right)}\\t_{pd0}&=1.017\sqrt{\varepsilon_{\mathrm{R}}}\left(ns/ft\right)\\C_{0}&=1000\frac{t_{pd0}}{Z_{0}}(pF/ft)\\L_{0}&=Z_{0}^{2}C_{0}(pH/ft)\end{aligned} $$

对于微带线来说，其特性可以表示为

$$ \begin{aligned}Z_{0}&=\frac{60}{\sqrt{1.41+\varepsilon_{\mathrm{R}}}}\ln\frac{4h}{0.8w+t}\\t_{\mathrm{pd0}}&=0.017\sqrt{0.457\varepsilon_{\mathrm{R}}+0.67}(\mathrm{ns}/\mathrm{ft})\\C_{0}&=1000\frac{t_{\mathrm{pd0}}}{Z_{0}}(\mathrm{pF}/\mathrm{ft})\\L_{0}&=Z_{0}^{2}C_{0}(\mathrm{pH}/\mathrm{ft})\end{aligned} $$

$ \varepsilon_{R} $ 是电路板介质的相对介电常数，普通的环氧层压玻璃纤维的相对介电常数大约为

4.2。PCB板材供应商供应的1oz（盎司）铜PCB板材的金属层厚度约为1mil。信号线的宽度一般为4～15mils（现在的主流PCB制板工艺可以做到最小的线宽为4mil），典型值为6mils。层间距离由所要求的板的厚度与层数决定。假如对于微带线，其参数为：

• 线宽 w=10mils。

• 线厚 $ t=1 \, \text{mil} $。

• 层间距 h=30mils。

介质相对介电常数 $ \varepsilon_{R}=5 $

则可计算出： $ Z_{0}=102.8\Omega, t_{pd0}=1.75ns/ft, C_{0}=17.0pF/ft, L_{0}=180\mu H/ft $

如图 10-36 所示，以上对传输线阻抗计算是针对在传输线的末端接上集总负载的情况的。如图 10-37 所示，如果负载分布在传输线上时，这些负载电容将分布在传输线上，并增加线电容。这样，就改变了传输线的特征参数阻抗 $ Z_{0} $ 和传输延迟时间 $ t_{pd} $。改变后的阻抗 Z 和传输延迟时间 $ t_{pd} $ 可以通过 $ Z_{0} $、 $ t_{pd0} $ 和负载电容 $ C_{L} $（单位为法拉/单位长度）得出，可表示为

$$ Z=\frac{Z_{0}}{\sqrt{1+\frac{C_{L}}{C_{0}}}} $$

$$ t_{\mathrm{pd}}=t_{\mathrm{pd0}}\sqrt{1+\frac{C_{\mathrm{L}}}{C_{0}}}(\mathrm{ns}/\mathrm{ft}) $$

10.3.3 信号反射的定义

信号源产生带有能量的信号，接入阻抗为 $ Z_{0} $ 的传输线。尽管传输线被视为一个电阻，但它并不消耗能量，信号能量必须通过负载阻抗吸收。

从信号源到负载的最大能量传输，要求负载阻抗等于源阻抗。如果二者不相等，那么信号的一部分能量被负载吸收，一部分被反射回信号源，信号源就会产生相应的变化去补偿输出。这样，负载端的信号波形就可以当作反射波与信号源输出的叠加，反射波取决于线阻抗与负载阻抗的失配情况及信号跳变时间与传输延迟时间的比率。

如果跳变时间远大于传输延迟时间，信号反射回信号源时，信号源的输出只改变一

点，反射对信号只引起小小的扰动，在负载端表现为小小的过冲。

如果传输延迟足够大，以致当反射信号返回信号源时，信号源的输出已经改变了很多。因此，信号源就得做出较大的变化去补偿输出，而负载端又反射信号新一轮的变化，这样就产生了所谓的振铃。信号线足够长到可以产生很大的反射时，信号线就当成传输线。确切的哪个点，信号线将被当成传输线，还取决于对信号失真的容忍度。宽松地认为当跳变时间小于传输延迟时间的4倍时，信号线将当成传输线。保守一点，信号跳变时间小于8倍的传输延迟时间时，信号线将当成传输线。二者比值越大，得到的信号线质量越好。

目前对于多数器件来说，跳变时间为 $ 5 \, ns $（双极性器件）到 $ 1 \, ns $（新的双极性和 CMOS 器件）。表 10-2 给出了在跳变时间等于传输延迟时间的 4 倍时对应的信号线长度。

对于跳变时间为 5ns 的器件的信号线，当长度小于 8.6in 时，不必当成传输线。而对于高速器件，甚至 2in 信号线，也可能是传输线。实践中，常把高速元器件的所有信号线当作传输线。

若传输负载为分布负载，传输线的最小长度会更小。表10-3给出了在跳变时间等于传输延迟时间的4倍时，分布式负载和集中式负载所对应的信号线长度。

10.3.4 信号反射的计算

信号线长度足够长时被视为传输线，传输线的反射信号的大小取决于传输线阻抗与负载阻抗的差别。反射信号与源信号的比值，简称反射系数，可表示为

$$ K_{\mathrm{R}}=\frac{Z_{\mathrm{L}}-Z_{0}}{Z_{\mathrm{L}}+Z_{0}} $$

所有对于负载开路的传输线，可表示为

$$ K_{\mathrm{R}}=\frac{\infty-Z_{0}}{\infty+Z_{0}}=1 $$

电路设计、仿真与PCB设计

所有对于负载短路的传输线，可表示为

$$ K_{\mathrm{R}}=\frac{0-Z_{0}}{0+Z_{0}}=-1 $$

也就是说，负载开路或短路，信号全部反射回去。短路时反射回去的信号是反向的。在PCB上，很容易估计出传输线和负载的失配类型。 $ Z_{0} $ 的典型值范围为 $ 30\sim150\Omega $。器件的输入阻抗也就是信号的负载阻抗，范围为 $ 10(\text{双极})\sim100\text{k}\Omega(\text{CMOS}) $，而输出阻抗则很小。例如 PALCE16V8 的低电平 $ 0.2V $ 输出，驱动能力设置为 $ 24mA $ 时，其输出阻抗大约为 $ 8\Omega $，高电平输出阻抗约为 $ 50\Omega $（与 $ Z_{0} $ 相当）。

假如阻抗为 $ 70\Omega $ 的微带线，以 PALCE16V8 输出为信号源，CMOS 器件为负载，下面讨论信号从高到低的变化过程。

源输出阻抗可表示为

$$ Z_{\mathrm{s}}\approx\frac{V_{\mathrm{oL}}}{I_{\mathrm{oL}}}=\frac{0.2\mathrm{V}}{24\mathrm{mA}}\approx8\Omega $$

负载阻抗，即 CMOS 的输入阻抗约为 $ 100k\Omega $，远大于源输出阻抗，所以负载端的反射系数 $ K_{r} $ 为 1。而在源输出端对于传输线上返回输出端信号的反射系数为

$$ K_{RS}=\frac{8-70}{8+70}=-0.794 $$

源输出一个从高变低的信号，即 $ 3.5V \rightarrow 0.2V $。由于源输出阻抗与传输线阻抗形成一个分压，所以 PALCE16V8 输出端得到的交流信号为

$$ \Delta V=\frac{(0.2-3.5)\times Z_{0}}{Z_{0}+Z_{s}}=\frac{(0.2-3.5)\times70}{70+8}=-2.96(V) $$

在 PALCE16V8 的输出端交流信号为

$$ V_{S1}=3.5V-2.96V=0.54V $$

当 $ \Delta V $ 到达负载端时，产生完全反射，反射信号 $ V_{R1} $ 为 -2.96V。因负载端原来的电压为 3.5V，加上到达的 $ \Delta V(-2.96V) $ 和反射信号 $ (-2.96V) $，负载端的电压变为

$$ V_{L1}=3.5V-2.96V-2.96V=-2.42 $$

反射信号返回输出端时，也发生反射，反射系数 $ K_{RS} = -0.794 $，这个第二次反射信号为

$$ V_{R2}=V_{R1}\times K_{RS}=2.35V $$

这时输出端交流信号为

$$ V_{S2}=0.54V-2.96V+2.35V=-0.07V $$

第二次反射信号又返回到负载端，这时负载端电压为

$$ V_{L2}=-2.42V+2.35V+2.35V=2.28V $$

信号如此往返，每往返一次，信号就减弱一些。在经过若干个往返之后，负载端电压降至低于输入门限电压。

重要结论：由于存在信号反射，所以信号需要经过一段时间才能达到所要求的门限内。因此，信号反射的存在大大降低了信号工作的频率。所以，在高速电路设计中，要想办法消除反射。

10.3.5 消除信号反射

反射影响大多数的系统，所以需要消除信号反射，至少需要将信号反射可以降低到允许的范围内。在理想情况下，只有当 $ Z_{0}=Z_{L} $时，才能消除信号反射。下面给出消除信号反射的一些方法。

（1）并联端接。通过在负载端并联一个电阻，将负载阻抗匹配到 $ Z_{0}=Z_{L} $ 。这样，就可以消除第一次反射。

（2）串联端接。通过在输出端串联一个电阻，增加源阻抗将其匹配到 $ Z_{0}=Z_{L} $，这样可以消除第二次反射。

下面给出实现并联端接和串联端接用于消除信号反射的具体实现方法。

1. 并行端接

如图10-38(a)所示，由于输入阻抗往往都很高，所以通常使 $ Z_{0}=R_{T} $，这种方法的缺点是：高电平输出时电流消耗太大，超出器件所能支持的范围。把并联电阻接到电源上会有一定改善。

2. 戴维南等效

如图 10-38(b) 所示，这种方法可以大大减小对输出电流的要求，但要求提供更大输出电流的电源。

3. 有源端接

如图 10-38(c) 所示, 这种方法是将并联电阻端接在一个 3V、2.5V、1.8V 等 I/O 供电电压源上。但是, 实际应用中, 很难找到一个能高速吸收电流并转换到输出电流的电压源, 用于响应信号的跳变。

4. 串联电容

以上三种并联端接都不实用。另一种并联端接的方法如图10-38(d)所示，是用一个串联RC网络作并联端接，其中， $ Z_{0}=R_{T} $。电容为100pF数量级，确切的容量并不重要，它只是用来通高频阻低频。对于输出驱动来说，不存在直流负载。这种端接方式称为交流并联端接。

5. 串行端接

在负载端采用端接设计是为了消除信号的第一次反射，串行端接是另一种消除反射的方法。如图10-38(e)所示，串行端接是在输出端串联一个电阻，这个电阻可认为是源阻抗的一部分，这样就可以增加源阻抗到 $ R_{T}+Z_{s}=Z_{0} $ 以消除第二次反射。

如图10-39所示，这种端接对于集总负载工作效果很好。由于 $ R_{T}+Z_{s}=Z_{0} $，所以 $ R_{T}+Z_{s} $与 $ Z_{0} $的分压使跳变减为原来的一半，这个信号传输到负载端后（负载阻抗很大）被完全反射，反射信号与原信号叠加在一起后，信号大小又翻倍，就与源信号大小一样了。

如图10-40所示，这样就可利用第一次反射来达到输出信号完全传送到负载端。反射信号返回到输出端时，由于 $ R_{T}+Z_{S}=Z_{0} $而被完全传输，不再发生第二次反射。

当负载为分布负载时，串联端接就成为一种很危险的做法。因为负载并不在传输线的末端，这将会有一些中间电压返回输出端，直到它们的反射信号将它们清除。同时，也

增加信号传输的延迟，因为只有当最靠近输出端的那个器件得到一个有效的输入时，这个信号才能算有效。在反射信号返回后，最靠近输出端的器件的输入才有效，这个延迟比起集总负载的串联端接要大，因为分布负载减小了传输线的阻抗 $ Z_{0} $，因此增加了延迟时间。

尽管有这个缺点，串联端接还是很成功地应用在动态存储器 DRAM 的驱动上，甚至当 DRAM 分布在传输线上。通过选择合适的 $ R_{T} $ 来减小信号，控制其在输入阈值附近的摆幅和额外的延迟。所以，通常驱动器的 $ Z_{s} $ 总是比 $ Z_{0} $ 小，以便得到合适的 $ R_{T} $ 值。

在实际中，任何端接都不可能达到100%的完全匹配，所以会产生振铃的情况，如果振铃的大小在可容忍的范围内，并不会产生什么问题。其实，振铃有时会被淹没在存储线的高电容性中。

此外，由于驱动器的高电平输出阻抗和低电平输出阻抗是有差别的，这使得端接电阻的选择变得很难，因为不可能有一个对于两种情况都很理想的端接电阻，设计者必须折中选择。

近年来，随着半导体工艺的不断发展，在芯片内部集成了数字控制阻抗（digital control impedance，DCI），例如在 Xilinx FPGA 内部就集成了 DCI。这样，大大简化了处理高速信号反射的设计过程。

10.3.6 传输线的布线规则

阻抗受控信号线是信号在电路板上传输的合适的媒介，合适的端接将确保信号的抗干扰性。但仍然有可能因不适当的布线导致较大的噪声。下面的布线规则可减少信号的反射，满足其高 PCB 的设计性能。

1. 避免传输线的阻抗不连续性

阻抗不连续点就是传输线突变的点。例如直拐角、过孔等，它将产生信号的反射。所以，在PCB布线的时候要尽可能避免阻抗的不连续。布线时应注意以下几点：

1 ）避免走线的直拐角

如图 10-41(a) 所示，直角走线引起信号不连续，用图 10-41(b) 修正，改善阻抗不连续性。如图 10-41(c) 和图 10-41(d) 所示，在 PCB 布线中，凡是遇到拐点，则尽可能地使用 $ 45^{\circ} $ 角或者圆弧。

2 ）尽可能少用过孔

如图 10-42 所示，每个过孔都是一个阻抗不连续点。为了减少过孔的使用，在 PCB 布局和布线时进行合理规划。

外层的信号避免通过内层，内层信号也避免跑到外层。因为内层信号线属于带状线，而外层信号线属于微带线，两种不同类型的传输线的阻抗是不同的。如果信号从内层到外层，或从外层到内层，就会产生反射。

2. 不要用桩线

图10-43(a)所示的桩线都是噪声源。如果桩线很短，尽管分布式的负载降低了传输

线的阻抗，但只需要在传输线的末端端接就可以。如果桩线足够长，就是一条条的传输线，它以主传输线为源，同样产生反射，情况就变得很复杂。所以，应该避免使用长的桩线，改用两条走线，并在两条线的末端都作端接，如图10-43(b)所示。

10.4 信号串扰及其消除

本节将介绍信号串扰产生的机理以及消除串扰的方法，主要内容包括信号串扰的产生、信号串扰的类型、抑制串扰的方法。

10.4.1 信号串扰的产生

串扰是信号间不希望有的耦合，分为容性串扰和感性串扰。感性串扰占的比例要比容性串扰大得多，串扰可以通过一些简单的办法来有效地抑制。

10.4.2 信号串扰的类型

1. 容性串扰

容性串扰指的是信号间的容性耦合，当信号线在一定长度上靠得比较近时就会发生。如图10-44（a）所示，其中的两根信号线分别称为噪声源线和噪声接收器线。

由于线间的寄生电容，噪声源上的噪声就会通过电流注入的形式耦合到噪声接收器线上。对这个电流来说，在传输线上，两边阻抗都为 $ Z_{0} $，它将向两边传输，直到它消耗在源和负载上。

产生的电压尖峰值由 $ Z_{0} $ 决定。当电流脉冲通过 $ Z_{L} $ 和 $ Z_{s} $ 时，产生的电压与其阻抗成正比。如果阻抗不匹配，将产生反射。在没有端接的情况下，在 $ Z_{L} $ 产生的电压尖峰将非常大。所以，在负载端端接可以大大减小下一个器件输入端的电压噪声。

通过将两信号线分开一些，可以减少容性串扰，即两根信号线分开得越远，寄生电容就越小，容性串扰就越小。

但是，由于电路板的空间有限，不可能将信号线分开得很远。如图10-45所示，减少串扰的另一种方法是在两相邻信号线的中间放置一根地线。这样，可以有效地减少容性串扰。这是因为信号直接耦合到地线，而不是耦合到相邻的信号线。

这根地线必须是纯粹的地，如果仅仅是在地线的两端连接到地上，这根地线就有较高的阻抗。为了更好地接地，这根地线上每隔 $ \lambda/4 $ 的距离就必须加一个过孔接到地层。

其中， $ \lambda $ 为信号线上最高频率信号的波长。

2. 感性串扰

如图 10-46 所示，感性串扰可以看成信号在一个不希望有的寄生变压器初次级之间的耦合。其中，变压器的绕组为电路板上信号电流环路。

如图 10-47(a) 和图 10-47(b) 所示, 这个环路可能是由于布线时的疏忽而产生的人为环路, 也可能是信号的自然回路形成的。如图 10-47(c) 所示, 可

以消除人为原因产生的环路。感性串扰的大小取决于两个环路的靠近程度和环路面积的大小，以及所影响负载的阻抗。

两个信号环路靠得越近，环路面积越大，串扰也越大。在负载端的感性串扰信号的大小与容性串扰一样，随着负载阻抗的增大而增大。

环路的电感量与环路的面积成正比。如图10-46所示，当两个信号环路相互作用时，其中一个有初级电感 $ L_{P} $，另一个有次级电感 $ L_{S} $。

如图 10-48(a) 所示，并不是专门将信号线设计成变压器。但是，这是一种有害的寄生效应，使信号相互干扰。如图 10-48(b) 所示，当两个信号线的一部分回路重合时，环路就产生相当于自耦变压器的效应。如图 10-48(c) 所示，保证每个信号都有独立的回路，可以消除由此引起的干扰。

感性串扰来源于下面两种途径：

（1）若人为为环路引起，则消除这个环路。困难在于，很难找出这个环路。

（2）若由信号和信号的自然回路构成的环路所引起，则不能消除该环路，但是可以通过减少负载阻抗的方法来减小串扰。

如图10-49所示为次级环路简化原理图。其中， $ Z_{s} $ 为环路固有阻抗， $ i_{s} $ 是环路电流。环路阻抗越大，产生的电压降就越大。在没有端接的信号线上，大的阻抗就在其间的输入端，而输入端是最不希望有较大噪声的。所以，在输入端（即信号线的末端）端接，可以大大减小噪声。通常端接电阻 $ R_{T} $ 的范围为 $ 30\sim150\Omega $，这将使负载阻抗降低至少两个数量级，相应的串扰噪声也降低。但是，降低多少还得看 $ Z_{s} $ 的大小。尽管 $ Z_{s} $ 的大小很难估计，但负载阻抗能下降两个数量级，一定会有不小的作用。

10.4.3 抑制串扰的方法

下面给出抑制串扰的方法。抑制串扰的主要策略包括：

（1）由于容性串扰和感性串扰的大小均随负载阻抗的增大而增大，所以应对由串扰引起的干扰敏感的信号线进行合理的端接。

（2）增大信号线间的距离，可以有效地减少容性串扰。

（3）在相邻信号线间插入一根地线，也可以有效地减少容性串扰。

（4）对于感性串扰，应尽量减小环路面积。如果允许的话，消除这个环路。

（5）避免多个信号使用公共的回路。

10.5 电磁干扰及其消除

随着电路速度的提高，电磁干扰（electromagnetic interference，EMI）问题变得越来越严重。与低速器件相比较，高速器件对 EMI 更加敏感，这是由于高速器件更容易接收到高速干扰信号。

在实际应用中，减小 EMI 的方法主要包括屏蔽、滤波、消除电流环路和尽量降低器件的工作速度。

在 PCB设计中，不可避免地存在环路，环路就相当于一个天线。通过最小化环路来解决EMI问题，意味着要减少环路的数量及环路的天线效应、减少人为产生的环路、尽量减小环路的面积。可采取下面的方法：

（1）通过确保信号上任意两点上只有唯一一条回路路径，就可以避免人为环路。

（2）尽可能使用电源地层，这样可以保证信号的自然回路与信号的环路面积最小。

在使用电源和地层时，要特别注意不能阻塞信号回路。

10.5.1 滤波

在电源线上经常采用滤波的方法来减小EMI干扰，有时也用在信号线上。只有当其他方法无法消除信号噪声时，才将信号线滤波作为最后的处理手段。

滤波通常有三种选择元器件，即去耦电容、EMI滤波器、磁性元器件。

EMI 滤波器主要用于对电源线进行滤波，目的是衰减高频噪声。一般用来隔离电路板或系统内外电源，其作用是双向的，既过滤输入噪声，也过滤输出噪声。EMI 滤波器是电容电感的组合，组合的选择取决于滤波器接入端阻抗大小。如图 10-50 所示，EMI 滤波器通常有以下几种组合：穿心电容、LC 型滤波器、 $ \pi $ 型滤波器、T 型滤波器。

通常以插入损耗来衡量 EMI 滤波器的性能，单位为 dB。

10.5.2 磁性元器件

磁性元器件由铁磁材料构成，用来抑制高频噪声，常见的有磁珠、磁环、扁平磁夹子。其中，磁环和扁平磁夹子一般用在连接线上。

图 10-51 给出了磁性元器件工作原理，相当于在线上串上一电感。图 10-52 所示为一个铁氧体滤波器频率特性图。设计者必须根据需求来选择相应的磁性元器件。

磁性元器件并不增加线路的直流阻抗，这使得它非常适合用在电源线上作为噪声抑制器件。

由于磁珠很小且易于处理，有时也将其用在信号线上抑制高频噪声。但并不推荐这种做法，因为它掩盖了问题的本质原因，影响信号的边缘斜率。当PCB设计完成后，无法使用其他方法时，将其作为最后的选择。

10.5.3 器件的速度

在给定的频率范围内，器件产生的能量越少，辐射的噪声就越小。高速器件跳变时间更短，这就意味着在高频范围里有更多的能量，也就是产生更多的噪声。

若系统要求的速度很高，那么必须用足够高速度的器件。但如果更低速度的器件可以满足系统的要求，就没有必要用更高速度的器件。

10.6 差分信号原理及设计规则

在高速数字电路设计过程中，设计者采取各种措施来解决信号完整性问题。随着信号传输速度的不断提高，越来越多的高速数字信号采用差分线对进行传输。PCB中的差分线对是耦合带状线或耦合微带线，信号在上面传输为奇模传输方式。因此，差分信号具有抗干扰性强、易匹配等优点。而差分线对低压幅或电流驱动输出实现了高速集成功耗的要求。

印制电路板上的差分线等效于工作在准 TEM 模的差分的微波集成传输线对。其中：

（1）位于 PCB 顶层或底层的差分线等效于耦合微带线。

（2）位于多层 PCB 的内层的差分线，正负两路信号在同一层的，等效于侧边耦合带状线；正负两路信号在相邻层的，等效于宽边耦合带状线。

数字信号在差分线上传输时，是奇模传输方式，即正负两路信号的相位相差 $ 180^{\circ} $，而噪声以共模的方式在一对差分线上耦合出现。

在接收器接收到差分对信号时，正负两路差分对的电压（或电流）相减，从而可以获得传输信号的正确逻辑信号，并且消除共模噪声。

10.6.1 差分线的阻抗匹配

差分线的作用是分布参数系统，因此在设计 PCB 时必须进行阻抗匹配，否则信号将会在阻抗不连续的地方发生反射。根据前面的介绍，当发生信号反射时，信号反射在数字波形上主要表现为上冲、下冲和振铃现象。下面的公式是一个信号的上升沿（幅度为 $ E_{c} $）驱动端经过差分传输线到接收端的频率响应：

$$ V_{\mathrm{L}}=\frac{E_{\mathrm{G}}Z_{0}}{Z_{\mathrm{G}}+Z_{0}}\times\frac{H_{1}(\omega)(\Gamma_{\mathrm{L}}+1)}{1-\Gamma_{\mathrm{L}}\Gamma_{\mathrm{G}}H_{1}^{2}(\omega)} $$

式中， $ E_{G} $ 为信号源的电动势； $ Z_{G} $ 为内阻抗； $ Z_{L} $ 为负载阻抗； $ H_{1}(\omega) $ 为传输线的系统函数； $ \Gamma_{L} $ 和 $ \Gamma_{G} $ 分别是信号接收端和信号驱动端的反射系数，由以下两式表示：

$$ \Gamma_{L}=\frac{Z_{L}-Z_{0}}{Z_{L}+Z_{0}} $$

$$ \Gamma_{G}=\frac{Z_{G}-Z_{0}}{Z_{G}+Z_{0}} $$

由式(10-30)可知，传输线上的电压是由从信号源向负载传输的入射波和从负载向信号源传输的反射波的叠加。只要通过阻抗匹配使 $ \Gamma_{L} $和 $ \Gamma_{G} $等于0，就可以消除信号反射现象。在实际应用中，一般只要求 $ \Gamma_{L}=0 $，这是因为只要接收端不发生信号反射，就不会有信号反射回源端并发生源端反射。

由式(10-31)可知，如果 $ \Gamma_{L}=0 $，则必须使 $ Z_{L}=Z_{0} $，即传输线的特性阻抗等于终端负载的电阻值。

可以使用相关的 PCB 设计软件，计算传输线的特性阻抗。特性阻抗和差分线的线宽、线距及相邻介质的介电常数有关。在实际应用中，一般把差分线的特性阻抗控制在 $ 100\Omega $ 左右。

值得注意的是，一个差分信号在多层 PCB 的不同层传输时（特别是内外层都走线时），要及时调整线宽、线距来补偿因为介质的介电常数变化带来的特性阻抗变化。

10.6.2 差分线的端接

差分线的端接要满足两个方面的要求：

（1）逻辑电平的工艺要求。

（2）传输线阻抗匹配的要求。

因此，终端负载电阻的控制要根据不同的逻辑电平接口，来选择适当的电阻网络和负载并联，以达到阻抗匹配的目的。在进行设计的时候，参考相关的差分传输标准就可以得到需要的端接匹配方法。

1. LVDS 电平信号的端接

LVDS 是一种低摆幅的差分信号技术，它上面的信号可以以几百 Mbps 的速率传输。如图 10-53 所示，LVDS 信号的驱动器由一个驱动差分线的电流源组成，通常电流为 3.5mA。端接电阻一般跨接在正负两路信号的中间。

LVDS 信号的接收器一般具有很高的输入阻抗，因此驱动器输出的电流大部分都流过了 $ 100\Omega $ 的匹配电阻，并产生了 $ 350mV $

的电压。有时，为了增加抗噪声性能，差分线的正负两路信号之间用两个 $ 50\Omega $ 的电阻串联，并在电阻中间加一个滤波电容到地。这样，可以减少高频噪声。随着微电子技术的发展，很多器件生产商已经可以把 LVDS 电平信号的终端电阻做到器件内部，以减少 PCB 设计者的设计难度。

2. LVPECL 电平信号的端接

LVPECL 电平信号也是适合高速传输的差分信号电平之一，最快可以使信号以 1Gbps 的速率传输。由于它的每一单路信号都有一个比信号驱动电压小 2V 的直流电平，因此应用终端匹配时不能在正负两条差分线之间跨接电阻。如果在差分线之间跨接电阻，电阻中间相当于虚地，直流电位将变成零，因此，只能将每一路进行单端匹配。

如图 10-54 所示，对 LVPECL 信号进行单端匹配，要符合两个条件：

（1）信号的直流电平要为1.3V（假设驱动电压为3.3V，3.3V-2V=1.3V）。

（2）信号的负载要等于信号线的特性阻抗（50Ω）。

在实际设计中，增加一个电源就意味着增加了新的干扰源，也会增加布线空间，改变电源分割层的布局。因此，在设计系统时，可以采用如图10-55所示的交直流等效的方法，对LVPECL进行端接。

（1）对交流信号，相当于 $ 120\Omega $电阻和 $ 82\Omega $电阻并联，经计算为 $ 48.7\Omega $。

（2）对直流信号，两个电阻分压，信号的直流电位为 $ 3.3 \times 82 / (120 + 82) = 1.34 V $ 。因此，等效结果在工程应用的允许误差范围内。

10.6.3 差分线的一些设计规则

在做 PCB 板的设计工作中，使用差分线可以很大程度上提高信号线的抗干扰性。要想设计出满足信号完整性要求的差分线，除了要使负载和信号线的阻抗相匹配外，还要在设计中尽量避免出现阻抗不匹配的情况。下面给出一些设计规则，供设计时参考：

（1）差分线对离开器件引脚后，要尽量相互靠近，以确保耦合到信号线的噪声为共模噪声。一般使用 FR4 介质，对 $ 50\Omega $ 布线规则（差分线对阻抗为 $ 100\Omega $）是，差分线之间的距离要小于 $ 0.2mm $。

（2）信号线的长度应匹配，不然会引起信号扭曲，引起EMI问题。

（3）不要仅仅依赖软件的自动布线功能，要仔细修改以实现差分线的阻抗匹配和隔离。

（4）尽量减少使用过孔和其他一些引起阻抗不连续的因素。

（5）不要使用 $ 90^{\circ} $ 走线，可用圆弧或 $ 45^{\circ} $ 折线代替。

（6）信号线在不同的信号层时，要注意调整差分线的线宽和线距，避免因介质条件改变引起的阻抗不连续。