数字电子技术基础

（第六版）

清华大学电子学教研组 编

主编 阎石

修订者 阎石 王红

数字电子技术基础

SHUZI DIANZI JISHU JICHU

（第六版）

清华大学电子学教研组 编

主 编 阎石

修订者 阎石 王红

高等教育出版社·北京

内容简介

本书是为高等学校开设数字电子技术基础课程编写的教材。书中全面、系统地介绍了数字电子技术的基础知识。新版教材是在原书第五版的基础上修订而成的。

全书由数制和码制、逻辑代数基础、门电路、组合逻辑电路、半导体存储电路、时序逻辑电路、脉冲波形的产生和整形电路、数一模和模一数转换等八章和附录组成。在修订后的教材里，将原来可编程逻辑器件和硬件描述语言两章的内容纳入到了组合逻辑电路和附录当中。同时，在各章中还配有丰富的例题、思考题和习题。

本书自第一版发行以来，经历了五次修订。其中第二版获国家教委优秀教材一等奖，第三版获国家优秀教材奖，第四版获北京市高等教育教学成果一等奖，第五版获北京市精品教材奖并被评为北京高等教育经典教材。

本书可作为高等院校电气类、电子信息类、自动化类、仪器仪表类各专业的教材，也可供其他理工科专业选用或供社会读者阅读。

图书在版编目(CIP)数据

数字电子技术基础/阎石，王红编；清华大学电子学教研组编.--6版.--北京：高等教育出版社，2016.4

ISBN 978-7-04-044493-3

Ⅰ. ①数… Ⅱ. ①阎… ②王… ③清… Ⅲ. ①数字电路-电子技术-高等学校-教材 Ⅳ. ①TN79

中国版本图书馆 CIP 数据核字（2015）第 308741 号

策划编辑 欧阳舟

责任编辑 韩颖

插图绘制 黄建英

责任校对 刘娟娟

封面设计 李卫青

版式设计 童丹

责任印制 朱学忠

本书如有缺页、倒页、脱页等质量问题，请到所购图书销售部门联系调换

版权所有 侵权必究

物 料 号 44493-00

作者声明

未经本书作者和高等教育出版社许可，任何单位和个人均不得以任何形式将《数字电子技术基础》（第六版）中的习题解答后出版，不得翻印或在出版物中选编、摘录本书的内容；否则，将依照《中华人民共和国著作权法》追究法律责任。

《数字电子技术基础》第六版是在原书第五版的基础上修订而成的。为了适应数字电子技术的不断发展和应用水平的不断提高，主要从以下几方面对原教材作了修订。

一、在基本保持原有理论体系的情况下，对体系结构作了较大调整。将原来“触发器”和“半导体存储器”两章的主要内容合并为现在的“第五章半导体存储电路”，同时取消了原有的“可编程逻辑器件”和“硬件描述语言”两章。这样就将原来十一章的内容整合成了现在的八章。

二、大幅度地压缩和删减了对集成电路内部结构的详细介绍，以及某些不重要的或者陈旧的内容，例如触发器电路结构中一些不常见的类型、存储电路中各种双极型存储单元、 $ ^{1}2 $L电路、各种PLD器件内部结构的详细介绍、Multisim的使用等。

PLD 最主要的特点在于它的“可编程”特性。鉴于其内部包含的各种基本逻辑单元、各种逻辑模块电路以及可编程互联单元等在其他章节中均有详细介绍，所以把 PLD 可以看作是一种规模更大的通用逻辑模块电路，既可以用它作组合逻辑电路的通用模块使用，也可用作时序逻辑电路的通用模块使用。因此，在组合逻辑电路和时序逻辑电路中引入 PLD 作为可编程的通用逻辑模块以后，就不再将 PLD 的内容单独写成一章了。而且，PLD 作为一种工业产品，不仅种类和型号繁杂，而且还在不断升级换代。因此，对各种类型 PLD 器件的内部电路结构逐一作详细介绍就显得不十分重要了。

在第四章中引入 PLD 的同时，也引进了硬件描述语言的基本概念。目前常用的硬件描述语言无论是 VHDL 还是 Verilog，都有全面、严格的语法和规定，本书中不可能作全面、系统的详细介绍。需要深入了解和使用这些硬件描述语言时，可以参阅有关书籍或登录相关网站获取所需资料。为此，在修订后的教材中就不再将硬件描述语言的介绍单列为一章了。

三、根据目前数字电子技术的发展和应用情况，适量地补充了部分内容。其中包括第八章中的流水线型 A/D 转换器、 $ \Sigma-\Delta $ 型 A/D 转换器、第五章中的动态存储器工作原理、第三章中低压 CMOS 系列的介绍等。

四、在脉冲产生和整形电路中，有些多年沿用的电路名称不甚合理，容易引起概念混淆。在本次修订过程中，对这些电路名称作了调整。例如“施密特触发器”、“单稳态触发器”中都含有“触发器”字样，而“触发器”一词已经在存储电路中作为双稳态存储单元电路的名称使用了。“施密特触发器”、“单稳态触发器”和“触发器”不仅各具有不同的工作特性，而且它们的英文名称原本就不同。在修订后的教材中，只将双稳态存储单元电路叫做“触发器”，而在其他电路名称中将不再出现“触发器”字样。

本次修订工作中，第四章和第六章的修订由王红完成，阎石负责其余部分的修订和全书的统

稿工作。北京大学王志军教授不辞辛劳地仔细审阅了全部书稿，并提出了许多宝贵的意见和建议，谨向他致以最诚挚的谢意。同时，也向所有支持和帮助本书修订出版工作的同志们表示衷心感谢。

修订后的教材中难免还有疏漏、不妥、甚至错误之处，恳求读者给予批评指正。

阎石

2014年10月

这套教材是参照高等学校工科基础课电工、无线电类教材会议在1977年11月制定的“电子技术基础”（自动化类）编写大纲和各兄弟院校后来对该大纲提出的修改意见编写的，以《模拟电子技术基础》和《数字电子技术基础》两书出版。本书是其数字电子技术基础部分。全书共有九章，分为上、下两册。上册包括门电路、数字电路的逻辑分析、组合逻辑电路、时序逻辑电路及脉冲波形的产生和整形等五章。这是数字电路的基本部分。下册包括金属-氧化物-半导体集成电路、数模和模数转换、数字电路中的若干实际问题以及综合读图练习等四章，作为选讲部分。在安排教学内容时，可以视具体要求和学时的多少，作必要的增删。

在处理不断出现的新器件和基本内容的矛盾时，我们采取的措施是：以小规模和中规模集成电路为主来组织内容，并适当介绍大规模集成电路；而在基本数字脉冲单元方面，则仍以分立元件为主。

考虑到目前的数字电子技术课程多半安排在模拟电子技术课程之后，所以在用到模拟电路中的有关内容时，就直接作为结论加以引用了。

本书是由清华大学电子学教研组的同志们集体编写的，其中第一章由金国芬、阎石执笔，第二章由余孟尝执笔，第三章由赵佩芹执笔，第四、六章由许道荣执笔，第五章由李大义执笔，第七章由周明德执笔，第八章由吴年予执笔，第九章由赵佩芹、张乃国执笔，阎石同志担任主编。全部编写工作都是在教研组主任童诗白教授亲自组织与具体指导下完成的。

在本教材的整理和定稿过程中，承许多兄弟院校的老师对征求意见稿提出宝贵意见。审稿会上，在主审单位西安交通大学沈尚贤教授的主持下，华中工学院、南京工学院、浙江大学、山东工学院、昆明工学院、东北工学院、合肥工业大学、贵州工学院、上海交通大学、天津大学、华北电力学院、哈尔滨工业大学、吉林工业大学、大连工学院、重庆大学、湖南大学、太原工学院、华南工学院、同济大学、成都科技大学等兄弟院校的老师们仔细阅读了原稿，指出许多错误和欠妥之处。在评审和复审过程中，又经沈尚贤教授和西安交通大学电子学教研室胡瑞雯、林雪亮、古新生等同志写出详细的修改意见，在此谨致以诚挚的谢意。

由于我们对先进的数字电子技术了解不够，本教材又缺乏一定的教学实践，虽然已经根据兄弟院校老师们的意见对征求意见稿作了修改，但必然还存在不少缺点和错误，殷切期望各方面的读者能给予批评和指正。

编者

1981年1月

本书原分上、下两册出版。考虑到教学上的方便，同时考虑到第八章（电子电路中元器件的选择和抗干扰问题）和第九章（数字电路应用举例）的内容不在教学大纲的要求之内，因此决定将第一至第七章及附录合印成一册出版。

编者

1984年9月

自《数字电子技术基础》（第一版）出版至今，已经过去七年了。由于电子技术及其应用又有了很大的发展，同时国家教育委员会主持制定了电子技术基础课程的教学基本要求，因而对原书进行全面的修订就势在必行了。

修订工作主要是针对以下几个方面进行的：

从内容上，进一步削减了分立元件电路和讲述集成电路内部结构及其详细工作过程的内容，增强了CMOS电路和中、大规模集成电路应用的比重。同时，还适当介绍了一些近年来迅速发展起来的新型器件和电路，如高速CMOS电路、半定制集成电路等。

鉴于原书中各章的习题与内容配合得不够紧密，而且新版教材的内容又改动很大，所以这次更换了绝大部分的习题。另外，为便于读者自行检查学习效果，每章除思考题与习题之外还增加了自我检验题，并在全书的最后给出了这些题目的答案。自我检验题所涉及的内容都是各章的基本概念、基本原理和基本的分析、设计方法。

从体系上，在基本沿用原书体系的基础上，作了一些局部调整。首先调换了第一、二章的先后次序。因为门电路一章的分量比较重，概念和难点比较集中，而逻辑代数基础的内容很容易为学生所接受，所以将两章的次序对调符合由浅入深的原则。其次，把原来的第四章分成了触发器和时序逻辑电路两章，这样既解决了原来第四章篇幅过大的问题，同时又不影响教材体系的系统性和完整性。再次，考虑到大规模集成电路往往是既包含组合逻辑电路又包含时序逻辑电路的数字系统，所以把大规模集成电路的内容也单独列成了一章。这样，就形成了新版教材的九章体系。

从要求上，正文部分基本上按基本要求编写，略有超出。一部分虽属比较重要但已超出基本要求的内容写在每章的附录中。这些内容既可供那些学时较多、要求较高的院校作为课堂讲授的选讲内容，又可以供学生作为自学的阅读材料。

本书是与童诗白主编的《模拟电子技术基础》（第二版）配套的教材，同时又有相对的独立性。如果将这两本教材配合使用，那么既可以先讲模拟部分、后讲数字部分，也可以先讲数字部分、后讲模拟部分。在先讲数字电路时，只要预先讲过《模拟电子技术基础》（第二版）的第一章即可转入本书的讲授。为了使两学期的学时平衡，可将第八章 A/D、D/A 转换的内容移到第二学期的模拟部分之后再讲。

第三版的修订工作全部由阎石完成。修订工作得到了童诗白教授的悉心指导。

西安交通大学沈尚贤教授、张庆男副教授、古新生副教授和林雪亮副教授在百忙中仔细地审阅了全部书稿并提出了许多宝贵的意见。多年来，我们的教材工作得到了沈尚贤教授和西安交通大学电子学教研室各位老师的热情关怀和大力支持，在本书出版之际，谨向他们致以最诚挚的

Ⅱ 第三版序

谢意。

许多兄弟院校的师生为本书的修订工作提出过积极的建议和殷切的期望。在收集资料的过程中，得到了上海元件五厂、国营七四九厂、北京半导体器件三厂、上海无线电十四厂、国营四四三五厂有关同志的热情支持，在此一并向他们表示感谢。

新版教材中一定还有不少缺点和不足之处，恳请各界读者给予批评指正。

编者

1988年5月

本书是在《数字电子技术基础》第三版的基础上，按照国家教育委员会高等工业学校电子技术课程教学指导小组于1993年修订的“电子技术基础课程教学基本要求”重新修订而成的。

自《数字电子技术基础》第三版发行以来，数字电子技术的研究和应用又取得了新的进展，其中尤以可编程逻辑器件的广泛应用令世人瞩目。由于可编程逻辑器件等新型器件仍然是制作在硅片上的半导体器件，所以过去用于分析半导体器件工作原理的理论基础对这些新器件也仍然适用。同时，原书中讲授的基本逻辑单元的工作原理以及组合逻辑电路和时序逻辑电路的基本概念、分析方法、设计方法也是使用这些新器件时必须具备的理论基础。

鉴于上述情况，第四版教材在基本保持原书理论体系的基础上，以较大篇幅增补了可编程逻辑器件的内容，单独写成为第八章。将原来的第七章“大规模集成电路”改成“半导体存储器”，仅限于讨论半导体存储器的有关内容。另外，还补充了压控振荡器、快闪存储器等内容，并对自我检测题、思考题和习题作了修改和补充。关于可编程逻辑器件开发工具及其应用的内容准备安排到实验课中结合实际操作讲解，故未在新版教材中作具体介绍。

考虑到许多院校在安排教学计划时都有先上数字电路、后上模拟电路的要求，这次修订时适当增加了半导体二极管、三极管和理想运算放大器基本知识的内容，这样无论是否已经学过模拟电子技术基础，都可以选用这本书作为数字电子技术基础课程的教材。

目录中注有“*”号的部分是建议作为选讲的内容。在学时较少或要求不高的情况下，建议首先删减这些内容。删去这些内容不会影响理论体系的完整性和内容的连贯性。

此次修订工作全部由阎石教授完成。北京工业大学陆培新教授不辞辛苦地认真审阅了全部书稿，并提出了许多宝贵意见。从本书初版的编写到历次的修订，一直得到童诗白教授的热情支持和悉心指导。作者谨向他们表示衷心的感谢。借此机会也向所有关心、支持和帮助过本书编写、修改、出版、发行工作的同志们致以诚挚的谢意。

修订后的教材中一定还有许多不完善之处，殷切地期望读者给予批评和指正。

编者

1997年12月

本书第四版出版以来的8年间，数字电子技术的应用一直在继续向着广度和深度扩展。时至今日，“数字化”的浪潮几乎席卷了电子技术应用的一切领域。由于电子产品的更新周期日益缩短，新产品开发速度日益加快，因而对电子设计自动化（EDA）提出了更高的要求，也有力地促进了EDA技术的发展和普及。在数字集成电路方面，尽管电路的集成度仍然如摩尔定律（Moore's Law）所预言的那样，以每1~2年翻一番的速度增长，使电路的复杂程度越来越高、规模越来越大，但是它仍然没有走出“硅片”的范畴。因此，本门课程所讲的基本知识、基本理论和基本方法也没有发生根本性的改变。而在基本技能方面，则对使用EDA工具的能力提出了更高的要求。

2004年秋天在“教育部电子信息科学与电气信息类基础课程教学指导分委员会”的主持下，重新修订了“数字电子技术基础课程教学基本要求”。基本要求再次强调了本门课程的性质是“电子技术方面入门性质的技术基础课”，其任务在于“使学生获得数字电子技术方面的基本知识、基本理论和基本技能，为深入学习数字电子技术及其在专业中的应用打下基础”。

根据数字电子技术本身的发展状况和修订后的基本要求，在基本保持本书第四版原有内容、体系和风格的基础上，主要做了以下几方面的修改和补充：

一、将原来第一章“逻辑代数基础”中数制和编码的内容分离出来，单独编为第一章“数制和码制”，并补充了有关二进制补码运算原理的内容。

二、重新改写了第三章“门电路”和第五章“触发器”。在“门电路”一章里，将CMOS电路放在了更主要的位置。在“触发器”一章中，改为按触发方式将触发器分类讲授，更加强调外部特性而淡化内部的具体电路结构。

三、根据修订的基本要求，增加了第九章“硬件描述语言”，初步介绍了有关硬件描述语言的基本知识。同时，还在有些章节中增加了使用 Multisim 7 分析和仿真数字逻辑电路的简单内容。这里只是希望给读者一些初步的概念，因为真正掌握这两部分内容还必须通过后续课程的学习和实践应用才能达到。

四、在多数小结的末尾增加了复习思考题。删去了第四版中每章后面的自我检测题以及一些非基本的内容（如动态移位寄存器、非精密的压控振荡器、串行输入的D/A转换器、串行输出的A/D转换器等）。

五、采用了国际上流行的图形逻辑符号。其中基本运算和复合运算的符号采用了特定外形的图形符号。这种特定外形的图形符号已经补充到1991年修订的IEEE/ANSI（The Institute of Electrical and Electronics Engineers/American National Standards Institute，电气与电子工程师协会/美国国家标准化组织）标准中，而且与IEC（The International Electrotechnical Commission，国际电

工协会）的标准是兼容的。我国现行的图形逻辑符号国家标准（GB 4728.12—85）是参照修订前的IEEE和IEC标准制定的，尚未见做相应的修改。为便于教学，中、大规模集成电路的图形符号仍旧采用国外教材、技术资料和EDA软件中普遍使用的习惯画法，即示意性框图画法。

目录中注有“*”号的部分是建议作为选讲的内容。略去这些内容不影响理论体系的完整性和内容的连贯性。

在本次的修订工作中，王红执笔编写了第九章和第六章的6.6节、第十章的10.6节，其余章节的修改和编写工作全部由阎石完成。北京工业大学陆培新教授不辞辛劳地认真审阅了全部书稿，并提出了不少宝贵意见。许多教师和同学也热情地为本次修订工作提出了很好的意见和建议。作者谨向他们致以诚挚的谢意。

从本书初版的编写到历次的修订都得到了我的老师童诗白教授的悉心指导。如今童诗白教授已经离开了我们，作者以深切的怀念和感激之情铭记着老师的教诲，愿继续努力做好教材的编写和修订工作，以谢师恩。

修订后的第五版教材一定还会有许多不尽如人意之处，恳请读者批评指正。

阎石

2005年岁末

一、 电压符号

$ v_{1} $ 输入电压（相对于电路公共参考点的电压）

$ V_{111} $ 输入高电平

$ V_{11L} $ 输入低电平

$ v_{0} $ 输出电压（相对于电路公共参考点的电压）

$ V_{OH} $ 输出高电平

$ V_{OL} $ 输出低电平

$ V_{T} $ 温度电压当量

$ V_{CC} $ 电源电压（一般用于双极型半导体器件）

$ V_{CE(sat)} $ 三极管集电极与发射极间的饱和导通压降（一般用于双极型三极管）

$ V_{DD} $ 电源电压（一般用于 MOS 器件）

$ v_{BE} $ 三极管基极相对于发射极的电压

$ v_{CE} $ 三极管集电极相对于发射极的电压

$ v_{DS} $ MOS 管漏极相对于源极的电压

$ v_{GS} $ MOS 管栅极相对于源极的电压

$ V_{NA} $ 脉冲噪声电压幅值

$ V_{NH} $ 输入高电平噪声容限

$ V_{NL} $ 输入低电平噪声容限

$ V_{TH} $ 门电路的阈值电压

$ V_{T+} $ 施密特触发特性的正向阈值电压

$ V_{T-} $ 施密特触发特性的负向阈值电压

$ V_{GS(th)N} $ N 沟道 MOS 管的开启电压

$ V_{GS(th)P} $ P 沟道 MOS 管的开启电压

$ V_{REF} $ 参考电压（或基准电压）

二、 电流符号

$ i_{B}(I_{B}) $ 基极电流瞬时值(直流量)

$ I_{BS} $ 饱和基极电流

$ i_{c}(I_{c}) $ 集电极电流瞬时值(直流量)

$ i_{D}(I_{D}) $ 漏极电流瞬时值(直流量)

$ i_{1} $ 输入电流

$ I_{IB} $ 高电平输入电流

$ I_{II} $ 低电平输入电流

$ i_{L}(I_{L}) $ 负载电流瞬时值(直流量)

$ i_{O} $ 输出电流

$ I_{OH} $ 高电平输出电流

$ I_{OL} $ 低电平输出电流

$ I_{CC} $ 电源( $ V_{CC} $)平均电流

$ I_{CCB} $ 输出为高电平时的电源电流

$ I_{CCL} $ 输出为低电平时的电源电流

$ I_{DD} $ 电源( $ V_{DD} $)平均电流

三、 功率符号

$ P_{c} $ CMOS 电路中负载电容充、放电功耗

$ P_{D} $ CMOS 电路的动态功耗

$ P_{s} $ CMOS 电路的静态功耗

$ P_{T} $ CMOS 电路的瞬时导通功耗

$ P_{TOT} $ CMOS 电路的总功耗

四、 脉冲参数符号

f 周期性脉冲的重复频率

q 占空比

$ t_{f} $ 下降时间

$ t_{h} $ 保持时间

$ t_{r} $ 上升时间

$ t_{re} $ 恢复时间

$ t_{set} $ 建立时间

$ t_{w} $ 脉冲宽度

$ V_{m} $ 脉冲幅度

五、 电阻、电容符号

$ C_{GD} $ MOS 管栅极与漏极间的电容

$ C_{GS} $ MOS 管栅极与源极间的电容

$ C_{h} $ 保持电容

$ C_{i} $ 输入电容

$ C_{L} $ 负载电容

$ R_{CE(sat)} $ 三极管集电极与发射极间的饱和导通电阻（一般用于双极型三极管）

$ R_{t} $ 输入电阻

$ R_{L} $ 负载电阻

$ R_{D} $ 输出电阻

$ R_{OFF} $ 器件截止时的内阻

$ R_{ON} $ 器件导通时的内阻

$ R_{u} $ 上拉电阻

六、 器件及参数符号

A 放大器

$ A_{x} $ 放大器的电压放大倍数

$ C_{pd} $ CMOS 电路的功耗电容

D 二极管

FF 触发器

pd 延迟-功耗积

PLD 可编程逻辑器件

G 门

S 开关

T 三极管

$ T_{N} $ N 沟道 MOS 管

$ T_{P} $ P 沟道 MOS 管

TG 传输门

$ t_{pd} $ 平均传输延迟时间

$ t_{PHL} $ 输出由高电平变为低电平时的传输延迟时间

$ t_{PLH} $ 输出由低电平变为高电平时的传输延迟时间

七、 其他符号

B 二进制

CLK 时钟

CS 片选

D 十进制

EN 允许(使能)

GND 接地端

H 十六进制

OE 输出允许(使能)

R/W' 读/写

$ \sum $ 求和

目录

绪论

第一章 数制和码制

1.1 概述

1.2 几种常用的数制

1.3 不同数制间的转换

1.4 二进制算术运算

1.4.1 二进制算术运算的特点

1.4.2 反码、补码和补码运算

1.5 几种常用的编码

本章小结

习题

第二章 逻辑代数基础

2.1 概述

2.2 逻辑代数中的三种基本运算

2.3 逻辑代数的基本公式和常用公式

2.3.1 基本公式

2.3.2 若干常用公式

2.4 逻辑代数的基本定理

2.4.1 代入定理

2.4.2 反演定理

2.4.3 对偶定理

2.5 逻辑函数及其描述方法

2.5.1 逻辑函数

2.5.2 逻辑函数的描述方法

2.5.3 逻辑函数的两种标准形式

2.6 逻辑函数的化简方法

2.6.1 公式化简法

2.6.2 卡诺图化简法

Ⅱ 目录

*2.6.3 奎恩-麦克拉斯基化简法(Q-M法) 44

2.7 具有无关项的逻辑函数及其化简 47

2.7.1 约束项、任意项和逻辑函数式中的无关项 47

2.7.2 无关项在化简逻辑函数中的应用 49

2.8 多输出逻辑函数的化简 50

2.9 逻辑函数形式的变换 52

本章小结 54

习题 55

第三章 门电路 62

3.1 概述 62

3.2 半导体二极管门电路 64

3.2.1 半导体二极管的开关特性 64

3.2.2 二极管与门 66

3.2.3 二极管或门 67

3.3 CMOS门电路 68

3.3.1 MOS管的开关特性 68

3.3.2 CMOS反相器的电路结构和工作原理 73

3.3.3 CMOS反相器的静态输入特性和输出特性 77

3.3.4 CMOS反相器的动态特性 80

3.3.5 其他类型的CMOS门电路 85

3.3.6 CMOS集成电路的正确使用 92

3.3.7 CMOS数字集成电路的各种系列 96

3.4 TTL门电路 99

3.4.1 双极型三极管的开关特性 99

3.4.2 TTL反相器的电路结构和工作原理 105

3.4.3 TTL反相器的静态输入特性和输出特性 107

3.4.4 TTL反相器的动态特性 111

3.4.5 其他类型的TTL门电路 115

3.4.6 TTL数字集成电路的各种系列 122

*3.5 ECL集成电路 126

3.5.1 ECL电路的基本结构和工作原理 126

3.5.2 ECL集成电路的各种系列 128

3.6 Bi-CMOS电路 129

3.6.1 Bi-CMOS电路的基本结构和工作原理 129

3.6.2 Bi-CMOS集成电路的各种系列 130

3.7 不同类型数字集成电路间的接口 132

3.7.1 CMOS电路和TTL电路的接口 132

3.7.2 不同逻辑电平电路间的接口 ..... 134

本章小结 ..... 136

习题 ..... 139

第四章 组合逻辑电路 ..... 146

4.1 概述 ..... 146

4.2 组合逻辑电路的分析方法 ..... 147

4.3 组合逻辑电路的基本设计方法 ..... 149

4.4 若干常用的组合逻辑电路模块 ..... 152

4.4.1 编码器 ..... 153

4.4.2 译码器 ..... 157

4.4.3 数据选择器 ..... 170

4.4.4 加法器 ..... 172

4.4.5 数值比较器 ..... 177

4.5 层次化和模块化的设计方法 ..... 179

4.6 可编程逻辑器件 ..... 184

4.7 硬件描述语言 ..... 186

4.8 用可编程通用模块设计组合逻辑电路 ..... 190

4.9 组合逻辑电路中的竞争-冒险 ..... 194

4.9.1 竞争-冒险现象及其成因 ..... 194

4.9.2 检查竞争-冒险现象的方法 ..... 196

4.9.3 消除竞争-冒险现象的方法 ..... 197

本章小结 ..... 199

习题 ..... 200

第五章 半导体存储电路 ..... 207

5.1 概述 ..... 207

5.2 SR 锁存器 ..... 208

5.3 触发器 ..... 210

5.3.1 电平触发的触发器 ..... 211

5.3.2 边沿触发的触发器 ..... 215

5.3.3 脉冲触发的触发器 ..... 218

5.3.4 触发器按逻辑功能的分类 ..... 224

5.3.5 触发器的动态特性 ..... 227

5.4 寄存器 ..... 229

5.5 存储器 ..... 230

5.5.1 静态随机存储器(SRAM) ..... 231

5.5.2 动态随机存储器(DRAM) ..... 234

N 目录

5.5.3 只读存储器(ROM) ..... 236

5.5.4 存储器容量的扩展 ..... 242

5.5.5 用存储器实现组合逻辑函数 ..... 244

本章小结 ..... 249

习题 ..... 250

第六章 时序逻辑电路 ..... 261

6.1 概述 ..... 261

6.2 时序逻辑电路的分析方法 ..... 263

6.2.1 同步时序逻辑电路的分析方法 ..... 263

6.2.2 时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图 ..... 264

*6.2.3 异步时序逻辑电路的分析方法 ..... 270

6.3 若干常用的时序逻辑电路 ..... 271

6.3.1 移位寄存器 ..... 271

6.3.2 计数器 ..... 275

6.3.3 顺序脉冲发生器 ..... 304

6.3.4 序列信号发生器 ..... 308

6.4 时序逻辑电路的设计方法 ..... 310

6.4.1 同步时序逻辑电路的设计方法 ..... 310

6.4.2 时序逻辑电路的自启动设计 ..... 320

*6.4.3 异步时序逻辑电路的设计方法 ..... 324

*6.4.4 复杂时序逻辑电路的设计 ..... 328

6.5 用可编程逻辑器件实现同步时序逻辑电路 ..... 330

6.5.1 可以实现时序逻辑电路的可编程逻辑器件 ..... 330

6.5.2 用硬件描述语言 Verilog HDL 描述时序逻辑电路 ..... 331

6.6 时序逻辑电路中的竞争-冒险现象 ..... 336

本章小结 ..... 340

习题 ..... 341

第七章 脉冲波形的产生和整形电路 ..... 349

7.1 概述 ..... 349

7.2 施密特触发电路 ..... 350

7.2.1 施密特触发电路的结构和工作原理 ..... 350

7.2.2 用门电路组成的施密特触发电路 ..... 353

7.2.3 施密特触发电路的应用 ..... 355

7.3 单稳态电路 ..... 357

7.3.1 用门电路组成的单稳态电路 ..... 357

7.3.2 集成单稳态电路 ..... 361

7.4 多谐振荡电路 364

7.4.1 对称式多谐振荡电路 364

7.4.2 非对称式多谐振荡电路 367

7.4.3 环形振荡电路 370

7.4.4 用施密特触发电路构成的多谐振荡电路 372

7.4.5 石英晶体多谐振荡电路 374

7.5 555 定时器及其应用 375

7.5.1 555 定时器的电路结构和功能 375

7.5.2 用555定时器接成的施密特触发电路 377

7.5.3 用555定时器接成的单稳态电路 378

7.5.4 用555定时器接成的多谐振荡电路 379

本章小结 382

习题 383

第八章 数-模和模-数转换 388

8.1 概述 388

8.2 D/A 转换器的电路结构和工作原理 389

8.2.1 权电阻网络 D/A 转换器 389

8.2.2 倒T形电阻网络 D/A 转换器 391

8.2.3 权电流型 D/A 转换器 393

8.2.4 开关树型 D/A 转换器 396

8.2.5 权电容网络 D/A 转换器 397

8.2.6 具有双极性输出的 D/A 转换器 398

8.3 D/A 转换器的转换精度与转换速度 400

8.3.1 D/A 转换器的转换精度 400

8.3.2 D/A 转换器的转换速度 404

8.4 A/D 转换的基本原理 404

8.5 取样-保持电路 407

8.6 A/D 转换器的电路结构和工作原理 408

8.6.1 并联比较型 A/D 转换器 408

8.6.2 流水线型 A/D 转换器 411

8.6.3 逐次逼近型 A/D 转换器 413

8.6.4 双积分型 A/D 转换器 415

8.6.5 $ \Sigma $- $ \Delta $型 A/D 转换器 418

8.6.6 V-F 变换型 A/D 转换器 421

8.7 A/D 转换器的转换精度与转换速度 426

8.7.1 A/D 转换器的转换精度 426

8.7.2 A/D 转换器的转换速度 427

VI 目录

本章小结 428

习题 429

附录一 可编程逻辑器件（PLD）分类 435

附录二 《电气简图用图形符号——二进制逻辑单元》（GB/T 4728.12—2005）简介 453

附录三 基本逻辑单元图形符号对照表 462

部分习题答案 464

参考文献 478

名词索引 479

电子技术是一门研究电子器件及其应用的学科，涉及的领域极其广阔。可以毫不夸张地说，时至今日，电子技术的应用已经渗透到了人类活动的一切领域。从电视、电话、移动通信、计算机、医疗仪器、现代的家用电器到各种先进的仪器设备，其中无不包含着电子技术的研究成果。

电子技术发展历程的简短回顾

从1904年第一只真空二极管问世算起，虽然已经过了一百余年，但是电子技术及其应用仍然充满着蓬勃发展的生机。回顾电子技术发展的历史不难发现，电子技术的发展和进步，是与电子器件的更新紧密相连的。电子器件是一种通过控制电子在其中的运动而工作的器件。20世纪初期，首先得到应用的是真空电子管（简称真空管）。真空管的电极封装在一个真空的玻璃或金属外壳中，依靠将阴极加热产生电子流而进行工作。由于真空管的成功应用，带来了通讯技术的大发展，催生了无线电通讯、无线电广播和电视。

由于真空管工作时必须将阴极加热至很高的温度才能发射出电子流，所以不仅功耗大，而且寿命短，同时体积和重量也比较大。1947年沃尔特·布兰坦（Walter Brattain）、约翰·巴丁（John Bardeen）和威廉·肖克利（William Shockley）发明了晶体管，也就是通常所说的半导体三极管。和电子管相比，晶体管不仅功耗小、寿命长，而且体积和重量也大大减小了。因此，晶体管在几乎所有电子技术应用领域中逐步取代了电子管，从而导致了电子设备大规模的更新换代。同时，也有力地扩展了电子技术的应用领域。用晶体管制作的电子计算机开始崭露头角，在越来越多的领域中得到了应用。发明晶体管的几位科学家由于这项发明而获得了诺贝尔奖。

虽然使用了晶体管以后电子设备的体积和重量更小了，但是仍然满足不了许多应用领域（例如移动通信设备、各种便携式设备、航空航天仪器和设备等）对电子电路微型化的需求。1958年，杰克·科尔比（Jack Kilby）发明了集成电路。他将若干个晶体管、电阻和相互间的连接线成功地制作在一片很小的硅片上，成为“集成电路”，从而开辟了电子电路微型化的新途径。

随着微电子技术的不断进步，集成电路的集成度迅速提高。1965年戈登·摩尔（Gordon E. Moore）在《Electronics》杂志上发表的一篇文章中提出，在未来的十年中，集成电路中晶体管的数目将以每年翻一番的速度迅速增长（20世纪80年代末期以后，又将集成度翻番的时间放慢到了18个月），每个晶体管的价格也相应地降低为原来的一半。这一科学的预测已经为后来的实践所证明，并且被称作“摩尔定律”。到了20世纪70年代，大规模集成电路的集成度已经达到了每片数千万个晶体管。大规模集成电路的普及应用不仅又一次导致了电子设备大规模更新换代，而且极大地拓展了电子技术的应用领域。

今天我们已经能将上亿个晶体管集成在一片邮票大小的半导体硅片上，组成十分复杂的电

子电路，甚至可以把过去的一台计算机制作在一片半导体硅片上，作成单片机，从而实现了计算机的微型化。我们还可以轻易地把一个复杂的电子系统集成在一个半导体硅片上，作成“片上系统”（System on Chip，简写成SoC），然后“植入”到各行各业的各种设备中，使这些设备的性能得到质的飞跃。如今集成电路不仅出现在各种电子仪器设备中，而且几乎无所不在。在科技发展的历史上，还从来没有任何一种技术能像微电子技术这样，对人类生产和生活产生如此广泛和深远的影响。因此，集成电路的发明者也当之无愧地获得了诺贝尔奖。

为了提高集成度，就必须缩小晶体管的尺寸，提高加工精度。到了2010年，集成电路的微细加工精度已经到达了32 nm。由于集成度的提高最终将受到加工工艺极限的限制和晶体管物理极限的限制，因而摩尔定律也终将失效。从20世纪80年代开始，各国的科学家已经开始探索制作集成度更高的、可以替代半导体集成电路的器件了。

数字电子电路和“数字化”浪潮

当我们仔细观察自然界中存在的各种物理量时不难发现，就其变化规律的特点而言，它们不外乎两大类。其中一类物理量的变化在时间上或数量上是连续的，我们把这一类物理量称为模拟量。例如加热炉里的温度，水库水位的高度，都属于这一类。

另外一类物理量的变化在时间上和数量上都是离散的。也就是说，它们的变化在时间上是不连续的，总是发生在一系列离散的瞬间。而且它们数值的大小和每次的增减变化都是某一个最小数量单位的整数倍。例如我们统计每天从装配线上输出的汽车数量，得到的就是一个数字量。

当我们把模拟量和数字量转换成电压（或电流）信号时，得到的电压（或电流）信号也分为模拟信号和数字信号两大类。工作在模拟信号下的电子电路称为模拟电子电路（简称模拟电路），而工作在数字信号下的电子电路称为数字电子电路（简称数字电路）。

由于在数字电路中普遍采用的是二进制信号，每一位数字仅有0和1两个取值，所以只要电路能正确区分出两个不同状态就可以了，允许有一定的偏差。这就大大降低了对电路制造精度、工作条件以及运行环境的要求。而为了提高信号的精度，可以通过增加二进制数的位数来解决。相对而言，模拟电路在制造精度、工作条件和运行环境要求等方面比数字电路要严格得多。因此，首先制成的集成电路是数字集成电路。迄今为止，大多数的大规模和超大规模集成电路都属于数字集成电路。

自从数字集成电路问世以来，数字电路的应用得到了迅速的发展。尤其是在实现了计算机微型化以后，为了充分发挥数字电路在信号处理方面的强大优势，我们可以先将模拟信号按比例地转换成数字信号，然后送到数字电路（包括计算机）进行处理，最后再将处理结果根据需要转换成模拟信号输出。自20世纪70年代以来，这种用数字电路处理模拟信号的所谓“数字化”浪潮已经席卷了几乎所有的电子技术应用领域。

鉴于数字电路和模拟电路在基本概念、基本原理以及分析方法和设计方法上都有明显的不同，所以目前很多高等学校在教学计划中都分别设置了数字电子技术基础和模拟电子技术基础两门课程。本书是为数字电子技术基础课程编写的教材，只着重介绍有关数字电路的基本概念、基本原理、基本的分析方法和设计方法。同时，在讲解的过程中也介绍一些典型的应用电路。

可编程逻辑器件和 EDA 技术的应用

早期生产的数字集成电路逻辑功能都是固定不变的。要想改变它的逻辑功能，就必须改变内部各单元电路之间的连接，而这种连接在集成电路制作过程中已经固定下来了。虽然我们可以根据不同的功能需要设计和生产出相应的集成电路，但这种办法不仅成本高，而且设计和生产的周期很长。如果能够制作一种可以允许用户自行修改内部连接的集成电路，则只需要生产这种类型的通用集成电路，就能够满足不同用户的需要。于是可编程逻辑器件（Programmable Logic Device，简称 PLD）便应运而生。PLD 内部的电路结构可以通过写入编程数据来设置。不仅如此，有些 PLD 中写入的编程数据还可以擦除重写。PLD 最初出现在 20 世纪 60 年代的后期，80 年代以后有了迅猛的发展。现在已经可以把数千万个晶体管组成的、成百上千个各种类型的基本单元电路集成于一片 PLD 中。用这些基本单元电路足以组成一个十分复杂的数字系统，构成所谓的“片上系统”。目前 PLD 的应用已经相当普遍，特别是在新产品的研制和小批量产品的生产中，使用 PLD 的优势尤为明显。

显然，如此复杂的编程工作是无法用手工操作完成的。因此 PLD 的编程工作，包括编程数据的生成和写入，必须使用 EDA（Electronics Design Automation）技术方可完成。PLD 编程使用的 EDA 工具包含硬件和软件两部分。硬件部分由计算机和编程器组成。首先，必须将设计要求输入计算机。为此，开发了用于描述电路功能的硬件描述语言（Hardware Description Language，简称 HDL）和相应的编译程序。此外还必须有能够适应于选用器件的 PLD 的编程软件，以便完成编程数据的生成和写入。早期的 PLD 在编程时，需要先把计算机生成的编程数据输入编程器，然后再写入置于编程器上的 PLD 中。如今在大规模集成的 PLD 当中，越来越多地采用了“在系统可编程”（In System Programmable，简称 ISP）技术。这种器件在写入编程数据时，已经不需要使用编程器了，计算机生成的编程数据可以直接写入其中。而且，不需要将 PLD 从已经安装好的系统里取出，即可完成对它的编程操作。

从广义上讲，微处理器和单片机也是可编程的大规模数字集成电路。但是它们和PLD不同，对微处理器和单片机编程并不改变电路的内部连接结构，只是根据要求实现的功能写入相应的运行程序。这部分内容已超出本书讨论的范畴，在微型计算机原理等后续课程中会有全面而详细的介绍。

内容提要

本章首先介绍有关数制和码制的一些基本概念和术语，然后给出常用的数制和码制。此外，还将具体讲述不同数制之间的转换方法和二进制数算术运算的原理和方法。

1.1 概述

数字电路所处理的各种数字信号都是以数码形式给出的。不同的数码既可以用来表示不同数量的大小，又可以用来表示不同的事物或事物的不同状态。

用数码表示数量的大小时，仅仅使用一位数码往往不够用，因而经常需要用进位计数制的方法组成多位数码使用。多位数码中每一位的构成方法和从低位到高位的进位规则称为数制。在绪论中我们曾经提及，数字电路中使用最多的数制是二进制，其次是在二进制基础上构成的十六进制和十进制。有时也用到八进制。

当两个数码分别表示两个数量大小时，可以进行数量间的加、减、乘、除等运算。这一类运算称为算术运算。鉴于目前数字电路中的算术运算最终都是以二进制运算进行的，所以在这一章里我们还将比较详细地讨论在数字电路中是采用什么方式完成二进制算术运算的。

在用不同数码表示不同事物或事物的不同状态时，这些数码已经不再具有表示数量大小的含义了，它们只是不同事物的代号而已。我们将这些数码称之为代码。例如在举行长跑比赛时，为便于识别运动员，通常要给每一位运动员编一个号码。显然，这些号码仅仅表示不同的运动员而已，没有数量大小的含义。

为了便于记忆和查找，在编制代码时总要遵循一定的规则，这些规则就称为码制。每个人都可以根据自己的需要选定编码规则，编制出一组代码。但是考虑到信息交换的需要，还必须制定一些大家共同使用的通用代码。例如目前国际上通用的美国信息交换标准代码（ASCII 码）就属于这一种。

1.2 几种常用的数制

一、 十进制

十进制是日常生活和工作中最常使用的进位计数制。在十进制数中，每一位有0~9十个数码，所以计数的基数是10。超过9的数必须用多位数表示，其中低位和相邻高位之间的关系是

“逢十进一”，故称为十进制。例如

$$ 143.75=1\times10^{2}+4\times10^{1}+3\times10^{0}+7\times10^{-1}+5\times10^{-2} $$

所以任意一个多位的十进制数 D 均可展开为

$$ D=\sum k_{i}\times10^{i} $$

式中 $ k_{i} $ 是第 i 位的系数，它可以是 0~9 这十个数码中的任何一个。若整数部分的位数是 n，小数部分的位数为 m，则 i 包含从 n-1 到 0 的所有正整数和从 -1 到 -m 的所有负整数，整数部分的最高位为 n-1，最低位为 0；小数部分的最高位为 -1，最低位为 -m。

若以 N 取代式(1.2.1)中的 10，即可得到多位任意进制（N 进制）数展开式的普遍形式

$$ D=\sum k_{i}N^{i} $$

式中 i 的取值与式(1.2.1)的规定相同。N 称为计数的基数， $ k_{i} $ 为第 i 位的系数， $ N^{i} $ 称为第 i 位的权。

二、 二进制

目前在数字电路中应用最广泛的是二进制。在二进制数中，每一位仅有0和1两个可能的数码，所以计数基数为2。低位和相邻高位间的进位关系是“逢二进一”，故称为二进制。

根据式（1.2.2），任何一个二进制数均可展开为

$$ D=\sum k_{i}2^{i} $$

并可用上式计算出它所表示的十进制数的大小。例如

$$ \begin{aligned}\left(101,11\right)_{2}&=1\times2^{2}+0\times2^{1}+1\times2^{0}+1\times2^{-1}+1\times2^{-2}\\&=\left(5.75\right)_{10}\end{aligned} $$

上式中分别使用下脚注2和10表示括号里的数是二进制数和十进制数。有时也用B(Binary)和D(Decimal)代替2和10这两个脚注。

三、 八进制

在某些场合有时也使用八进制。八进制数的每一位有0~7八个不同的数码，计数的基数为8。低位和相邻的高位之间的进位关系是“逢八进一”。任意一个八进制数可以展开为

$$ D=\sum k_{i}8^{i} $$

并可利用上式计算出与之等效的十进制数值。例如

$$ \begin{aligned}\left(12.4\right)_{8}&=1\times8^{1}+2\times8^{0}+4\times8^{-1}\\&=\left(10.5\right)_{10}\end{aligned} $$

有时也用 O(Octal)代替下脚注8，表示八进制数。

四、 十六进制

十六进制数的每一位有十六个不同的数码，分别用0~9、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)表示。因此，任意一个十六进制数均可展开为

$$ D=\sum k_{i}16^{i} $$

并可由此式计算出它所表示的十进制数值。例如

$$ \begin{aligned}\left(2A,7F\right)_{16}&=2\times16^{1}+10\times16^{0}+7\times16^{-1}+15\times16^{-2}\\&=\left(42,496\ 093\ 7\right)_{10}\end{aligned} $$

式中的下脚注 16 表示括号里的数是十六进制数，有时也用 H（Hexadecimal）代替这个脚注。

由于目前在微型计算机中普遍采用8位、16位和32位二进制并行运算，而8位、16位和32位的二进制数可以用2位、4位和8位的十六进制数表示，因而用十六进制符号书写程序十分简便。

表1.2.1是十进制数0~15与等值二进制、八进制、十六进制数的对照表。

复习思考题

R1.2.1 写出4位二进制数、4位八进制数和4位十六进制数的最大数。

R1.2.2 与4位二进制数、4位八进制数、4位十六进制数的最大值等值的十进制数各为多少？

1.3 不同数制间的转换

一、 二十一转换

将二进制数转换为等值的十进制数称为二-十转换。转换时只要将二进制数按式（1.2.3）

展开，然后将所有各项的数值按十进制数相加，就可以得到等值的十进制数了。例如

$$ \begin{align*}\left(\mathbf{1011.01}\right)_{2}&=\mathbf{1}\times2^{3}+\mathbf{0}\times2^{2}+\mathbf{1}\times2^{1}+\mathbf{1}\times2^{0}+\mathbf{0}\times2^{-1}+\mathbf{1}\times2^{-2}\\&=\left(11.25\right)_{10}\end{align*} $$

二、 十一二转换

所谓十一二转换，就是将十进制数转换为等值的二进制数。

首先讨论整数的转换。

假定十进制整数为 $ (S)_{10} $，等值的二进制数为 $ (k_{n}k_{n-1}\cdots k_{0})_{2} $，则依式(1.2.3)可知

$$ \begin{align*}\left(S\right)_{^{10}}=&\left(k_{_{n}}2^{^{n}}+k_{_{n-1}}2^{^{n-1}}+\cdots+k_{_{1}}2^{^{1}}+k_{_{0}}2^{^{0}}\right)_{^{2}}\\=&2\left(k_{_{n}}2^{^{n-1}}+k_{_{n-1}}2^{^{n-2}}+\cdots+k_{_{1}}\right)_{^{2}}+k_{_{0}}\end{align*} $$

上式表明，若将 $ (S)_{10} $除以2，则得到的商为 $ k_{n}2^{n-1}+k_{n-1}2^{n-2}+\cdots+k_{1} $，而余数即 $ k_{0} $。

同理，可将式（1.3.1）除以2得到的商写成

$$ \left(k_{n}2^{n-1}+k_{n-1}2^{n-2}+\cdots+k_{1}\right)_{2}=2\left(k_{n}2^{n-2}+k_{n-1}2^{n-3}+\cdots+k_{2}\right)_{2}+k_{1} $$

由式(1.3.2)不难看出，若将 $ (S)_{10} $除以2所得的商再次除以2，则所得余数即 $ k_{10} $

依此类推，反复将每次得到的商再除以2，就可求得二进制数的每一位了。

例如，将（173） $ _{10} $化为二进制数可如下进行

故（173） $ _{10} $=（10101101） $ _{20} $

其次讨论小数的转换。

若 $ (S)_{10} $是一个十进制的小数，对应的二进制小数为 $ (0.k_{-1}k_{-2}\cdots k_{-m})_{2} $，则据式（1.2.3）可知

$$ \left(S\right)_{10}=\left(k_{-1}2^{-1}+k_{-2}2^{-2}+\cdots+k_{-m}2^{-m}\right)_{2} $$

将上式两边同乘以2得到

$$ 2\left(S\right)_{10}=k_{-1}+\left(k_{-2}2^{-1}+k_{-3}2^{-2}+\cdots+k_{-m}2^{-m+1}\right)_{2} $$

式(1.3.3)说明，将小数(S) $ _{10} $乘以2所得乘积的整数部分即 $ k_{-1} $。

同理，将乘积的小数部分再乘以2又可得到

$$ 2\left(k_{-2}2^{-1}+k_{-3}2^{-2}+\cdots+k_{-m}2^{-m+1}\right)_{2}=k_{-2}+\left(k_{-3}2^{-1}+\cdots+k_{-m}2^{-m+2}\right)_{2} $$

亦即乘积的整数部分就是 $ k_{-20} $

依此类推，将每次乘2后所得乘积的小数部分再乘以2，便可求出二进制小数的每一位了。例如，将（0.8125） $ _{10} $化为二进制小数时可如下进行

$$ \begin{aligned}&0.8125\\ \times&\quad2\\ \hline&1.6250\quad 整数部分 =1=k_{-1}\\&0.6250\\ \times&\quad2\\ \hline&1.2500\quad 整数部分 =1=k_{-2}\\&0.2500\\ \times&\quad2\\ \hline&0.5000\quad 整数部分 =0=k_{-3}\\&0.5000\\ \times&\quad2\\ &1.0000\quad 整数部分 =1=k_{-4}\end{aligned} $$

故 $ (0.8125)_{10} = (0.1101)_{20} $

三、 二十一六转换

将二进制数转换为等值的十六进制数称为二-十六转换。

由于4位二进制数恰好有16个状态，而把这4位二进制数看作一个整体时，它的进位输出又正好是逢十六进一，所以只要从低位到高位将整数部分每4位二进制数分为一组并代之以等值的十六进制数，同时从高位到低位将小数部分的每4位数分为一组并代之以等值的十六进制数，即可得到对应的十六进制数。

例如，将（01011110.10110010） $ _{2} $ 化为十六进制数时可得

$$ \begin{aligned}\left(0101\quad1110.\quad1011\quad0010\right)_{2}\\ \downarrow\quad\downarrow\quad\downarrow\quad\downarrow\\ =\left(\begin{array}{c c c c}5&E.&B&2\end{array}\right)_{16}\end{aligned} $$

若二进制整数数部分最高一组不足4位时，用0补足4位；小数部分最低一组不足4位时，也需用0补足4位。

四、 十六-二转换

十六-二转换是指将十六进制数转换为等值的二进制数。转换时只需将十六进制数的每一位用等值的4位二进制数代替就行了。

例如，将（8FA.C6） $ _{16} $化为二进制数时得到

$$ \begin{array}{c} \left(\begin{array}{ccccc}8&F&A.&C&6\end{array}\right)_{16}\\\downarrow\quad\downarrow\quad\downarrow\quad\downarrow\quad\downarrow\quad\downarrow\\ =(\mathbf{1000}\quad1111\quad1010.\quad1100\quad0110)_{2}\end{array} $$

五、 八进制数与二进制数的转换

将二进制数转换为八进制数的二-八转换和将八进制数转换为二进制数的八-二转换，在方

法上与二-十六转换和十六-二转换的方法基本相同。

在将二进制数转换为八进制数时，只要将二进制数的整数部分从低位到高位每3位分为一组并代之以等值的八进制数，同时将小数部分从高位到低位每3位分为一组并代之以等值的八进制数就可以了。二进制数最高一组不足3位或小数部分最低一组不足3位时，仍需以0补足3位。

例如，若将（011110.010111） $ _{2} $ 化为八进制数，则得到

$$ \begin{aligned}(011&\quad110.\quad010\quad111)_{2}\\\downarrow&\quad\downarrow\quad\downarrow\quad\downarrow\ $ 3&\quad6.\quad2\quad7)_{8}\end{aligned} $$

反之，若将八进制数转换为二进制数，则只要将八进制数的每一位代之以等值的3位二进制数即可。例如，将（52.43） $ _{8} $转换为二进制数时，得到

$$ \begin{aligned}(5&\quad2.&\quad4&\quad3)_{8}\\\downarrow&\quad\downarrow&\quad\downarrow&\quad\downarrow\ $ 101&\quad010.&\quad100&\quad011)_{2}\end{aligned} $$

六、 十六进制数与十进制数的转换

在将十六进制数转换为十进制数时，可根据式（1.2.5）将各位按权展开后相加求得。在将十进制数转换为十六进制数时，可以先转换为二进制数，然后再将得到的二进制数转换为等值的十六进制数。这两种转换方法上面已经讲过了。

复习思考题

R1.3.1 在十一二转换中，整数部分的转换方法和小数部分的转换方法有何不同？

R1.3.2 怎样将八进制数转换为十六进制数和将十六进制数转换为八进制数？

R1.3.3 怎样才能将十进制数转换为八进制数？

1.4 二进制算术运算

1.4.1 二进制算术运算的特点

当两个二进制数码表示两个数量大小时，它们之间可以进行数值运算，这种运算称为算术运算。二进制算术运算和十进制算术运算的规则基本相同，唯一的区别在于二进制数是“逢二进一”而不是十进制数的“逢十进一”。

例如，两个二进制数1001和0101的算术运算有

$$ \begin{aligned}& 加法运算 \\&\begin{aligned}\\ &+&begin{aligned}\\ &1&0&0&1\\&0&1&0&1\\&\end{aligned}\\ &\quad1&1&1&0\\ &\end{aligned}\\ \end{aligned} $$

$$ \begin{array}{r}1\ 0\ 0\ 1\\- \quad 0\ 1\ 0\ 1\\\hline0\ 1\ 0\ 0\end{array} $$

$$ \begin{aligned}&\underline{\quad\begin{array}{c}1001\\ \times0101\end{array}}\\&\quad1001\\&\quad0000\\&\quad1001\\&\quad0000\end{aligned} $$

$$ \begin{aligned}0\ 1\ 0\ 1&\begin{array}{c}\underline{1.11\cdots}\\1\ 0\ 0\ 1\\0\ 1\ 0\ 1\\\hline1\ 0\ 0\ 0\\0\ 1\ 0\ 1\\\hline0\ 1\ 1\ 0\\0\ 1\ 0\ 1\\\hline0\ 0\ 1\ 0\end{array}\\ \end{aligned} $$

从上面的例子中可以看到二进制算术运算的两个特点，即二进制数的乘法运算可以通过若干次的“被乘数（或零）左移1位”和“被乘数（或零）与部分积相加”这两种操作完成；而二进制数的除法运算能通过若干次的“除数右移1位”和“从被除数或余数中减去除数”这两种操作完成。

如果我们再能设法将减法操作转化为某种形式的加法操作，那么加、减、乘、除运算就全部可以用“移位”和“相加”两种操作实现了。利用上述特点能使运算电路的结构大为简化。这也是数字电路中普遍采用二进制算术运算的重要原因之一。

1.4.2 反码、补码和补码运算

我们已经知道，在数字电路中是用逻辑电路输出的高、低电平表示二进制数的1和0的。那么数的正、负又如何表示呢？通常采用的方法是在二进制数的前面增加一位符号位。符号位为0表示这个数是正数，符号位为1表示这个数是负数。这种形式的数称为原码。

在做减法运算时，如果两个数是用原码表示的，则首先需要比较两数绝对值的大小，然后以绝对值大的一个作为被减数、绝对值小的一个作为减数，求出差值，并以绝对值大的一个数的符号作为差值的符号。不难看出，这个操作过程比较麻烦，而且需要使用数值比较电路和减法运算电路。如果能用两数的补码相加代替上述的减法运算，那么计算过程中就无需使用数值比较电路和减法运算电路了，从而使运算器的电路结构大为简化。

为了说明补码运算的原理，我们先来讨论一个生活中常见的事例。例如，你在5点钟的时候发现自己的手表停在10点上了，因而必须把表针拨回到5点。由图1.4.1可以看出，这时有两种拨法：第一种拨法是往回拨5格，10-5=5，拨回到了5点；另一种拨法是往前拨7格，10+7=17。由于表盘的最大数只有12，超过12以后的“进位”将自动消失，于是就只剩下减去12以后的余数了，即17-12=5，也将表针拨回到了5点。这个例子说明，10-5的减法运算可以用10+7的加法运算代替。因为5和7相加正好等于产生进位的模数12，所以我们称7为-5对模12的补数，也称为补码（Complement）。

从这个例子中可以得出一个结论，就是在舍弃进位的条件下，减去某个数可以用加上它的补码来代替。这个结论同样适用于二进制数的运算。

图1.4.2给出了4位二进制数补码运算的一个例子。由图可见，1011-0111=0100的减法运算，在舍弃进位的条件下，可以用1011+1001=0100的加法运算代替。因为4位二进制数的进位基数是16（10000），所以1001（9）恰好是-0111（-7）对模16的补码。

基于上述原理，对于有效数字（不包括符号位）为 n 位的二进制数 N，它的补码（N）表示方法为

$$ \left(N\right)_{COMP}=\left\{\begin{aligned}N&\quad( 当 N 为正数 )\\ 2^{n}-N&\quad( 当 N 为负数 )\end{aligned}\right. $$

即正数（当符号位为0时）的补码与原码相同，负数（当符号位为1时）的补码等于2"-N。符号位保持不变。

在一些国外的教材中，也将式（1.4.1）定义的补码称为“2的补码”（2's Complement）。

为了避免在求补码的过程中做减法运算，通常是先求出 N 的反码 $ (N)_{INV} $，然后在负数的反码上加 1 而得到补码。二进制 N 的反码 $ (N)_{INV} $ 是这样定义的

$$ \left(N\right)_{INV}=\left\{\begin{aligned}N&\quad( 当 N 为正数 )\\ \left(2^{n}-1\right)-N&\quad( 当 N 为负数 )\end{aligned}\right. $$

由上式可知，当 N 为负数时， $ N + (N)_{\text{INV}} = 2^n - 1 $，而 $ 2^n - 1 $ 是 n 位全为 1 的二进制数，所以只要将 N 中每一位的 1 改为 0、0 改为 1，就得到了 $ (N)_{\text{INV}} $。以后我们将会看到，将二进制数的每一位

求反，在电路上是很容易实现的。国外的有些教材中又将式(1.4.2)定义的反码称为“1的补码”(1's Complement)。

由式(1.4.2)又可得到，当N为负数时， $ \left(N\right)_{INV}+1=2^{n}-N $，而由式(1.4.1)又知，当N为负数时， $ \left(N\right)_{COMP}=2^{n}-N $，由此得到

$$ (N)_{COMP}=(N)_{INV}+1 $$

即二进制负数的补码等于它的反码加1。

【例1.4.1】 写出带符号位二进制数00011010(+26)、10011010(-26)、00101101(+45)和10101101(-45)的反码和补码。

解：根据式 $ (1.4.2) $和式 $ (1.4.3) $得到

表1.4.1是带符号位的3位二进制数原码、反码和补码的对照表。其中规定用1000作为-8的补码，而不用来表示-0。

下面再来讨论两个用补码表示的二进制数相加时，和的符号位如何得到。为此，我们在例1.4.2中列举出了两数相加时的四种情况。

【例 1.4.2】用二进制补码运算求出 $ 13+10 $、 $ 13-10 $、 $ -13+10 $ 和 $ -13-10 $。

解：由于 $ 13+10 $ 和 -13-10 的绝对值为 23，所以必须用有效数字为 5 位的二进制数才能表示，再加上一位符号位，就得到 6 位的二进制补码。

由式(1.4.1)和式(1.4.3)可知，+13的二进制补码应为001101（最高位为符号位），-13的二进制补码为110011，+10的二进制补码为001010，-10的二进制补码为110110。计算结果分别为

$$ \begin{array}{l r c l r c l}{+13}&{0}&{01101}&{+13}&{0}&{01101}\\ {+10}&{0}&{01010}&{-10}&{1}&{10110}\\ {\hline{+23}}&{0}&{10111}&{+3}&{(1)\;0}&{00011}\\ \end{array} $$

$$ \begin{array}{ccc}{{{-13}}}&{{{1}}}&{{{10011}}} \\{{{+10}}}&{{{0}}}&{{{01010}}} \\{{{-3}}}&{{{1}}}&{{{11101}}} \\\end{array}\quad\begin{array}{c}{{{-13}}} \\{{{-10}}} \\{{{-23}}} \\\end{array}\quad\begin{array}{c}{{{1}}} \\{{{1}}} \\{{{(1)}}} \\\end{array}\begin{array}{c}{{{10011}}} \\{{{10110}}} \\{{{1}}} \\{{{01001}}} \\\end{array} $$

从上面的例子中可以看出，若将两个加数的符号位和来自最高有效数字位的进位相加，得到的结果（舍弃产生的进位）就是和的符号。这个道理仍然可以用图1.4.2所示的图形加以说明。

需要强调指出，在两个同符号数相加时，它们的绝对值之和不可超过有效数字位所能表示的最大值，否则会得出错误的计算结果。

复习思考题

R1.4.1 二进制正、负数的原码、反码和补码三者之间是什么关系？

R1.4.2 为什么两个二进制数的补码相加时，和的符号位等于两数的符号位与来自最高有效数字位的进位相加的结果（舍弃产生的进位）？

R1.4.3 如何求二进制数补码对应的原码？

1.5 几种常用的编码

一、 十进制代码

为了用二进制代码表示十进制数的0~9这十个状态，二进制代码至少应当有4位。4位二进制代码一共有十六个（0000～1111），取其中哪十个以及如何与0~9相对应，有许多种方案。表1.5.1中列出了常见的几种十进制代码，它们的编码规则各不相同。

8421码又称BCD（Binary Coded Decimal）码，是十进制代码中最常用的一种。在这种编码方式中，每一位二值代码的1都代表一个固定数值，将每一位的1代表的十进制数加起来，得到的结果就是它所代表的十进制数码。由于代码中从左到右每一位的1分别表示8、4、2、1，所以将这种代码称为8421码。每一位的1代表的十进制数称为这一位的权。8421码中每一位的权是固定不变的，它属于恒权代码。

余3码的编码规则与8421码不同，如果把每一个余3码看作4位二进制数，则它的数值要比它所表示的十进制数码多3，故而将这种代码称为余3码。

如果将两个余3码相加，所得的和将比十进制数和所对应的二进制数多6。因此，在用余3码做十进制加法运算时，若两数之和为10，正好等于二进制数的16，于是便从高位自动产生进位信号。

此外，从表1.5.1中还可以看出，0和9、1和8、2和7、3和6、4和5的余3码互为反码，这对于求取对10的补码是很方便的。

余3码不是恒权代码。如果试图将每个代码视为二进制数，并使它等效的十进制数与所表示的代码相等，那么代码中每一位的1所代表的十进制数在各个代码中不能是固定的。

2421码是一种恒权代码，它的0和9、1和8、2和7、3和6、4和5也互为反码，这个特点和余3码相仿。

5211 码是另一种恒权代码。待学了第六章中计数器的分频作用后可以发现，如果按 8421 码接成十进制计数器，则连续输入计数脉冲时，4 个触发器输出脉冲对于计数脉冲的分频比从低位到高位依次为 5:2:1:1。可见，5211 码每一位的权正好与 8421 码十进制计数器 4 个触发器输出脉冲的分频比相对应。这种对应关系在构成某些数字系统时很有用。

余3循环码是一种变权码，每一位的1在不同代码中并不代表固定的数值。它的主要特点是相邻的两个代码之间仅有一位的状态不同。

二、 格雷码

格雷码(Gray Code)又称循环码。从表1.5.2的4位格雷码编码表中可以看出格雷码的构成方法，这就是每一位的状态变化都按一定的顺序循环。如果从0000开始，最右边一位的状态按0110顺序循环变化，右边第二位的状态按00111100顺序循环变化，右边第三位按0000111111110000顺序循环变化。可见，自右向左，每一位状态循环中连续的0、1数目增加一倍。由于4位格雷码只有16个，所以最左边一位的状态只有半个循环，即000000001111111。按照上述原则，我们就很容易得到更多位数的格雷码。

与普通的二进制代码相比，格雷码的最大优点就在于当它按照表1.5.2的编码顺序依次变化时，相邻两个代码之间只有一位发生变化。这样在代码转换的过程中就不会产生过渡“噪声”。而在普通二进制代码的转换过程中，则有时会产生过渡噪声。例如，第四行的二进制代码0011转换为第五行的0100过程中，如果最右边一位的变化比其他两位的变化慢，就会在一个极短的瞬间出现0101状态，这个状态将成为转换过程中出现的噪声。而在第四行的格雷码0010向第五行的0110转换过程中则不会出现过渡噪声。这种过渡噪声在有些情况下甚至会影响电路的正常工作，这时就必须采取措施加以避免。在第4.9节中我们还将进一步讨论这个问题。

十进制代码中的余3循环码就是取4位格雷码中的十个代码组成的，它仍然具有格雷码的优点，即两个相邻代码之间仅有一位不同。

三、 美国信息交换标准代码（ASCII）

美国信息交换标准代码（American Standard Code for Information Interchange，简称ASCII码）是由美国国家标准化协会（ANSI）制定的一种信息代码，广泛地用于计算机和通信领域中。ASCII码已经由国际标准化组织（ISO）认定为国际通用的标准代码。

ASCII 码是一组 7 位二进制代码 $ (b_{7}b_{6}b_{5}b_{4}b_{3}b_{2}b_{1}) $，共 128 个，其中包括表示 0~9 的十个代码，表示大、小写英文字母的 52 个代码，32 个表示各种符号的代码以及 34 个控制码。表 1.5.3 是 ASCII 码的编码表，每个控制码在计算机操作中的含义列于表 1.5.4 中。

| $ b_{4}b_{3}b_{2}b_{1} $ | $ b_{7}b_{6}b_{5} $ | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| 000 | 001 | 010 | 011 | 100 | 101 | 110 | 111 | | |

| 0000 | NUL | DLE | SP | 0 | @ | P | 、 | p | |

| 0001 | SOH | DC1 | ! | 1 | A | Q | a | q | |

| 0010 | STX | DC2 | “ | 2 | B | R | b | r | |

| 0011 | ETX | DC3 | # | 3 | C | S | c | s | |

| 0100 | EOT | DC4 | <fcel> | 4 | D | T | d | t | |

| 0101 | ENQ | NAK | % | 5 | E | U | e | u | |

| 0110 | ACK | SYN | & | 6 | F | V | f | v | |

| 0111 | BEL | ETB | * | 7 | G | W | g | w | |

| 1000 | BS | CAN | ( | 8 | H | X | h | x | |

| 1001 | HT | EM | ) | 9 | I | Y | i | y | |

| 1010 | LF | SUB | * | : | J | Z | j | z | |

| 1011 | VT | ESC | + | ; | K | [ | k | | | |

| 1100 | FF | FS | , | < | L | \ | l | l | |

| 1101 | CR | GS | - | = | M | ] | m | | | |

| 1110 | SO | RS | . | > | N | \ | n | ~ | |

| 1111 | SI | US | / | ? | O | - | o | DEL | |

续表

复习思考题

R1.5.1 8421码、2421码、5211码、余3码和余3循环码在编码规则上各有何特点？

R1.5.2 你能写出3位和5位格雷码的顺序编码吗？

R1.5.3 你能用 ASCII 代码写出“Welcome!”吗？

本章小结

不同的数码既可以用来表示不同数量的大小，又可以用来表示不同的事物。

在用数码表示数量的大小时，采用的各种计数进位制规则称为数制。常用的数制有十进制、二进制、八进制和十六进制几种。各种进制所表示的数值可以按照本章介绍的方法互相转换。

由于数字电路的基本运算都采用二进制运算，所以这一章里还比较详细地介绍了二进制数的符号在数字电路中的表示方法，原码、反码和补码的概念，以及采用补码进行带符号数加法运算的原理。

在用数码表示不同的事物时，这些数码已没有数量大小的含义，所以将它们称为代码。本章中所列举的十进制代码、格雷码、ASCII码是几种常见的通用代码。此外，我们完全可以根据自己的需要，自行编制专用的代码。

习题

[题 1.1] 为了将 600 份文件顺序编码，如果采用二进制代码，最少需要用几位？如果改用八进制或十六进制代码，则最少各需要用几位？

[题 1.2] 将下列二进制整数转换为等值的十进制数。

(1) $ (01101)_{2} $; (2) $ (10100)_{2} $; (3) $ (10010111)_{2} $; (4) $ (1101101)_{2} $

[题 1.3] 将下列二进制小数转换为等值的十进制数。

(1) $ (0.1001)_{2} $; (2) $ (0.0111)_{2} $; (3) $ (0.101101)_{2} $; (4) $ (0.001111)_{2} $

[题 1.4] 将下列二进制数转换为等值的十进制数。

(1) (101.011) $ _2 $; (2) (110.101) $ _2 $; (3) (1111.1111) $ _2 $; (4) (1001.0101) $ _{20} $

[题 1.5] 将下列二进制数转换为等值的八进制数和十六进制数。

(1) (1110.0111) $ _2 $; (2) (1001.1101) $ _2 $; (3) (0110.1001) $ _2 $; (4) (101100.110011) $ _2 $.

(1) $ (8C)_{16} $; (2) $ (3D,BE)_{16} $; (3) $ (8F,FF)_{16} $; (4) $ (10.00)_{16} $

[题 1.7] 将下列十进制数转换为等值的二进制数和十六进制数。

(1) (17) $ _{10} $; (2) (127) $ _{10} $; (3) (79) $ _{10} $; (4) (255) $ _{10} $.

[题 1.8] 将下列十进制数转换为等值的二进制数和十六进制数。要求二进制数保留小数点以后8位有效数字。

(1) $ (0.519)_{10} $; (2) $ (0.251)_{10} $; (3) $ (0.0376)_{10} $; (4) $ (0.5128)_{10} $

[题 1.9] 将下列十进制数转换为等值的二进制数和十六进制数。要求二进制数保留小数点以后4位有效数字。

(1) (25.7) $ _{10} $; (2) (188.875) $ _{10} $; (3) (107.39) $ _{10} $; (4) (174.06) $ _{10} $

[题 1.10] 写出下列二进制数的原码、反码和补码。

(1) $ (+1011)_{2} $; (2) $ (+00110)_{2} $; (3) $ (-1101)_{2} $; (4) $ (-00101)_{2} $

[题 1.11] 写出下列带符号位二进制数（最高位为符号位）的反码和补码。

(1) $ (011011)_{2} $; (2) $ (001010)_{2} $; (3) $ (111011)_{2} $; (4) $ (101010)_{2} $

[题 1.12] 用8位的二进制补码表示下列十进制数。

(1) +17; (2) +28; (3) -13; (4) -47; (5) -89; (6) -121.

[题 1.13] 计算下列用补码表示的二进制数的代数和。如果和为负数，请求出负数的绝对值。

(1) 010011101+00100110; (2) 000111101+01001100;

(3) 00110010+10000011; (4) 00011110+10011100;

(5) 11011101+01001011; (6) 10011101+01100110;

(7) 11100111+11011011; (8) 11111001+10001000

[题 1.14] 用二进制补码运算计算下列各式。式中的 4 位二进制数是不带符号位的绝对值。如果和为负数，请求出负数的绝对值。（提示：所用补码的有效位数应足够表示代数和的最大绝对值。）

(1) 1010+0011; (2) 1101+1011;

(3) 1010-0011; (4) 1101-1011;

(5) 0011-1010; (6) 1011-1101;

(7) -0011-1010; (8) -1101-1011.

[题 1.15] 用二进制补码运算计算下列各式。（提示：所用补码的有效位数应足够表示代数和的最大绝对值。）

（1）3+15；（2）8+11；（3）12-7；（4）23-11；

（5）9-12；（6）20-25；（7）-12-5；（8）-16-14。

内容提要

本章介绍用于分析数字电路逻辑功能的数学方法——逻辑代数。首先将介绍逻辑代数的基本公式、常用公式和几个重要的定理，然后讲授逻辑函数的各种描述方法以及这些描述方法之间的互相转换。最后，介绍逻辑函数的化简方法。

2.1 概述

在上一章中我们已经讲过，不同的数码不仅可以表示数量的不同大小，而且还能用来表示不同的事物。在数字逻辑电路中，用1位二进制数码的0和1表示一个事物的两种不同逻辑状态。例如，可以用1和0分别表示一件事情的是和非、真和伪、有和无、好和坏，或者表示电路的通和断、电灯的亮和暗、门的开和关等等。这种只有两种对立逻辑状态的逻辑关系称为二值逻辑。

所谓“逻辑”，在这里是指事物间的因果关系。当两个二进制数码表示不同的逻辑状态时，它们之间可以按照指定的某种因果关系进行推理运算。我们将这种运算称为逻辑运算。

1849 年英国数学家乔治·布尔（George Boole）首先提出了进行逻辑运算的数学方法——布尔代数。后来，由于布尔代数被广泛应用于解决开关电路和数字逻辑电路的分析与设计中，所以也将布尔代数称为开关代数或逻辑代数。本章所讲的逻辑代数就是布尔代数在二值逻辑电路中的应用。下面我们将会看到，虽然有些逻辑代数的运算公式在形式上和普通代数的运算公式雷同，但是两者所包含的物理意义有本质的不同。逻辑代数中也用字母表示变量，这种变量称为逻辑变量。逻辑运算表示的是逻辑变量以及常量之间逻辑状态的推理运算，而不是数量之间的运算。

虽然在二值逻辑中，每个变量的取值只有0和1两种可能，只能表示两种不同的逻辑状态，但是我们可以用多变量的不同状态组合表示事物的多种逻辑状态，处理任何复杂的逻辑问题。

2.2 逻辑代数中的三种基本运算

逻辑代数的基本运算有与（AND）、或（OR）、非（NOT）三种。为便于理解它们的含义，先来

看一个简单的例子。

图2.2.1中给出了三个指示灯的控制电路。在图(a)电路中，只有当两个开关同时闭合时，指示灯才会亮；在图(b)电路中，只要有任何一个开关闭合，指示灯就亮；而在图(c)电路中，开关断开时灯亮，开关闭合时灯反而不亮。

如果把开关闭合作为条件（或导致事物结果的原因），把灯亮作为结果，那么图2.2.1中的三个电路代表了三种不同的因果关系：

图(a)的例子表明，只有决定事物结果的全部条件同时具备时，结果才发生。这种因果关系称为逻辑与，或称逻辑相乘。

图(b)的例子表明，在决定事物结果的诸条件中只要有任何一个满足，结果就会发生。这种因果关系称为逻辑或，也称逻辑相加。

图(c)的例子表明，只要条件具备了，结果便不会发生；而条件不具备时，结果一定发生。这种因果关系称为逻辑非，也称逻辑求反。

若以 A、B 表示开关的状态，并以 1 表示开关闭合，以 0 表示开关断开；以 Y 表示指示灯的状态，并以 1 表示灯亮，以 0 表示不亮，则可以列出以 0、1 表示的与、或、非逻辑关系的图表，如表 2.2.1、表 2.2.2 和表 2.2.3 所示。这种图表称为逻辑真值表（truth table），简称真值表。

在逻辑代数中，将与、或、非看作是逻辑变量A、B间的三种最基本的逻辑运算，并以“·”表示与运算，以“+”表示或运算，以变量右上角的“/”表示非运算。因此，A和B进行与逻辑运算时可写成

$$ \boldsymbol{Y}=\boldsymbol{A}\ \text{·}\ \boldsymbol{B} $$

A 和 B 进行或逻辑运算时可写成

$$ Y=A+B $$

对 A 进行非逻辑运算时可写成

$$ Y=A^{\prime} $$

同时，将实现与逻辑运算的单元电路称为与门，将实现或逻辑运算的单元电路称为或门，将实现非逻辑运算的单元电路称为非门（也称为反相器）。

逻辑非的运算符号尚无统一的标准。除了本书中采用“/”表示非运算以外，目前在国内、外的某些电子技术教材和EDA软件中，也采用 $ \overline{A} $、 $ \sim A $、 $ \neg A $表示A的非运算。用“/”作为非运算符号比起在变量上加横线作为非运算符号更便于计算机输入，尤其在逻辑运算式中存在多重非运算时，这种优越性就更加明显。因此，在教材和EDA软件中使用“/”作为非运算符号的越来越多了。

与、或、非逻辑运算还可以用图形符号表示。图2.2.2中给出了被IEEE（电气与电子工程师协会）和IEC（国际电工协会）认定的两套与、或、非的图形符号，其中一套是目前在国外教材和EDA软件中普遍使用的特定外形符号，如图2.2.2（a）所示。另一套是矩形轮廓的符号，如图2.2.2（b）所示。本书中采用特定外形符号。

实际的逻辑问题往往比与、或、非复杂得多，不过它们都可以用与、或、非的组合来实现。最常见的复合逻辑运算有与非（NAND）、或非（NOR）、与或非（AND-NOR）、异或（EXCLUSIVE OR）、同或（EXCLUSIVE NOR）等。表2.2.4~表2.2.8给出了这些复合逻辑运算的真值表。图2.2.3是它们的图形逻辑符号和运算符号。这些图形符号同样也有特定外形符号和矩形轮廓符号两种。

由表2.2.4可见，将A、B先进行与运算，然后将结果求反，最后得到的即为A、B的与非运算结果。因此，可以把与非运算看作是与运算和非运算的组合。图2.2.3中图形符号上的小圆圈表示非运算。

在与或非逻辑中，A、B之间以及C、D之间都是与的关系，只要A、B或C、D任何一组同时为1，输出Y就是0。只有当每一组输入都不全是1时，输出Y才是1。

异或是这样一种逻辑关系：当A、B不同时，输出Y为1；而当A、B相同时，输出Y为0。异或也可以用与、或、非的组合表示。

$$ \begin{array}{l}A\textcircled{+}B=A\cdot B^{\prime}+A^{\prime}\cdot B\end{array} $$

同或和异或相反，当A、B相同时，Y等于1，A、B不同时，Y等于0。同或也可以写成与、或、非的组合形式

$$ \begin{array}{l}A\odot B=A\cdot B+A^{\prime}\cdot B^{\prime}\end{array} $$

而且，由表2.2.7和表2.2.8可见，异或和同或互为反运算，即

$$ \boldsymbol{A}\textcircled{+}\boldsymbol{B}=\left(\boldsymbol{A}\odot\boldsymbol{B}\right)^{\prime};\boldsymbol{A}\odot\boldsymbol{B}=\left(\boldsymbol{A}\textcircled{+}\boldsymbol{B}\right)^{\prime} $$

为简化书写，允许将 $ A\cdot B $简写成AB，略去逻辑相乘的运算符号“·”。

复习思考题

R2.2.1 你能各举出一个现实生活中存在的与、或、非逻辑关系的事例吗？

R2.2.2 两个变量的异或运算和同或运算之间是什么关系？

2.3 逻辑代数的基本公式和常用公式

2.3.1 基本公式

表2.3.1给出了逻辑代数的基本公式。这些公式也称为布尔恒等式。

| 序号 | 公 式 | 序号 | 公 式 |

| --- | --- | --- | --- |

| 1 | $ 0 \cdot A = 0 $ | 10 | $ 1' = 0; 0' = 1 $ |

| 2 | $ 1 \cdot A = A $ | 11 | $ 1 + A = 1 $ |

| 3 | $ A \cdot A = A $ | 12 | $ 0 + A = A $ |

| 4 | $ A \cdot A' = 0 $ | 13 | $ A + A = A $ |

| 5 | $ A \cdot B = B \cdot A $ | 14 | $ A + A' = 1 $ |

| 6 | $ A \cdot (B \cdot C) = (A \cdot B) \cdot C $ | 15 | $ A + B = B + A $ |

| 7 | $ A \cdot (B + C) = A \cdot B + A \cdot C $ | 16 | $ A + (B + C) = (A + B) + C $ |

| 8 | $ (A \cdot B)' = A' + B' $ | 17 | $ A + B \cdot C = (A + B) \cdot (A + C) $ |

| 9 | $ (A')' = A $ | 18 | $ (A + B)' = A' \cdot B' $ |

式（1）、（2）、（11）和（12）给出了变量与常量间的运算规则。

式（3）和（13）是同一变量的运算规律，也称为重叠律。

式（4）和（14）表示变量与它的反变量之间的运算规律，也称为互补律。

式(5)和(15)为交换律，式(6)和(16)为结合律，式(7)和(17)为分配律。

式(8)和(18)是著名的德·摩根(De.Morgan)定理，亦称反演律。在逻辑函数的化简和变换中经常要用到这一对公式。

式（9）表明，一个变量经过两次求反运算之后还原为其本身，所以该式又称为还原律。

式（10）是对0和1求反运算的规则，它说明0和1互为求反的结果。

这些公式的正确性可以用列真值表的方法加以验证。如果等式成立，那么将任何一组变量的取值代入公式两边所得的结果应该相等。因此，等式两边所对应的真值表也必然相同。

【例2.3.1】用真值表证明表2.3.1中式（17）的正确性。

解：已知表2.3.1中的式(17)为

$$ \boldsymbol{A}+\boldsymbol{B}\cdot\boldsymbol{C}=(\boldsymbol{A}+\boldsymbol{B})\cdot(\boldsymbol{A}+\boldsymbol{C}) $$

将 A、B、C 所有可能的取值组合逐一代入上式的两边，算出相应的结果，即得到表 2.3.2 所示的真值表。可见，等式两边对应的真值表相同，故等式成立。

| A | B | C | $ B \cdot C $ | $ A+B \cdot C $ | $ A+B $ | $ A+C $ | $ (A+B) \cdot (A+C) $ |

| --- | --- | --- | --- | --- | --- | --- | --- |

| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |

| 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 |

| 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 |

| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

| 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 |

| 1 | 0 | 1 | 0 | 1 | 1 | 1 | 1 |

| 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 |

| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

2.3.2 若干常用公式

表2.3.3中列出了几个常用公式。这些公式是利用基本公式导出的。直接运用这些导出公式可以给化简逻辑函数的工作带来很大方便。

| 序号 | 公 式 |

| --- | --- |

| 21 | $ A+A \cdot B=A $ |

| 22 | $ A+A' \cdot B=A+B $ |

| 23 | $ A \cdot B+A \cdot B'=A $ |

| 24 | $ A \cdot (A+B)=A $ |

| 25 | $ A \cdot B+A' \cdot C+B \cdot C=A \cdot B+A' \cdot C $ $ A \cdot B+A' \cdot C+BCD=A \cdot B+A' \cdot C $ |

| 26 | $ A \cdot (A \cdot B)'=A \cdot B';A' \cdot (AB)'=A' $ |

现将表2.3.3中的各式证明如下。

1. 式(21) $ A + A \cdot B = A $

证明： $ A + A \cdot B = A \cdot (1 + B) = A \cdot 1 = A $

上式说明，在两个乘积项相加时，若其中一项以另一项为因子，则该项是多余的，可以删去。

2. 式 (22) $ A + A' \cdot B = A + B $

证明： $ A+A' \cdot B=(A+A') \cdot (A+B)=1 \cdot (A+B)=A+B $

这一结果表明，两个乘积项相加时，如果一项取反后是另一项的因子，则此因子是多余的，可以消去。

3. 式(23) $ A \cdot B + A \cdot B' = A $

证明： $ A \cdot B + A \cdot B' = A(B + B') = A \cdot 1 = A $

这个公式的含义是，当两个乘积项相加时，若它们分别包含 B 和 $ B' $ 两个因子而其他因子相同，则两项定能合并，且可将 B 和 $ B' $ 两个因子消去。

4. 式(24) $ A \cdot (A + B) = A $

证明： $ A \cdot (A + B) = A \cdot A + A \cdot B = A + A \cdot B $

$$ =A\cdot(1+B)=A\cdot1=A $$

该式说明，变量 A 和包含 A 的和相乘时，其结果等于 A，即可以将和消掉。

5. 式(25) $ A \cdot B + A' \cdot C + B \cdot C = A \cdot B + A' \cdot C $

证明： $ A \cdot B + A' \cdot C + B \cdot C = A \cdot B + A' \cdot C + B \cdot C (A + A') $

$ = A \cdot B + A' \cdot C + A \cdot B \cdot C + A' \cdot B \cdot C $

$ = A \cdot B \cdot (1 + C) + A' \cdot C \cdot (1 + B) $

$ = A \cdot B + A' \cdot C $

这个公式说明，若两个乘积项中分别包含 A 和 $ A' $ 两个因子，而这两个乘积项的其余因子组成第三个乘积项时，则第三个乘积项是多余的，可以消去。

从上式不难进一步导出

$$ \begin{array}{l}A\cdot B+A^{\prime}\cdot C+B\cdot C\cdot D=A\cdot B+A^{\prime}\cdot C\end{array} $$

6. 式(26) $ A \cdot (A \cdot B)' = A \cdot B'; A' \cdot (A \cdot B)' = A' $

证明： $ \boldsymbol{A}\cdot(\boldsymbol{A}\cdot\boldsymbol{B})^{\prime}=\boldsymbol{A}\cdot(\boldsymbol{A}^{\prime}+\boldsymbol{B}^{\prime})=\boldsymbol{A}\cdot\boldsymbol{A}^{\prime}+\boldsymbol{A}\cdot\boldsymbol{B}^{\prime}=\boldsymbol{A}\cdot\boldsymbol{B}^{\prime} $

上式说明，当 A 和一个乘积项的非相乘，且 A 为乘积项的因子时，则 A 这个因子可以消去。

$$ \begin{aligned}\boldsymbol{A}^{\prime}\cdot(\boldsymbol{A}\cdot\boldsymbol{B})^{\prime}&=\boldsymbol{A}^{\prime}\cdot(\boldsymbol{A}^{\prime}+\boldsymbol{B}^{\prime})=\boldsymbol{A}^{\prime}\cdot\boldsymbol{A}^{\prime}+\boldsymbol{A}^{\prime}\cdot\boldsymbol{B}^{\prime}=\boldsymbol{A}^{\prime}\cdot(\mathbf{1}+\boldsymbol{B}^{\prime})\\&=\boldsymbol{A}^{\prime}\end{aligned} $$

此式表明，当 $ A^{\prime} $和一个乘积项的非相乘，且A为乘积项的因子时，其结果就等于 $ A^{\prime} $。

从以上的证明可以看到，这些常用公式都是从基本公式导出的结果。当然，还可以推导出更多的常用公式。

复习思考题

R2.3.1 在逻辑代数的基本公式当中哪些公式的运算规则和普通代数的运算规则是相同的？哪些是不同的、需要特别记住的？

2.4 逻辑代数的基本定理

2.4.1 代入定理

在任何一个包含变量 A 的逻辑等式中，若以另外一个逻辑式代入式中所有 A 的位置，则等式仍然成立。这就是所谓的代入定理。

因为变量 A 仅有 0 和 1 两种可能的状态，所以无论将 A=0 还是 A=1 代入逻辑等式，等式都一定成立。而任何一个逻辑式的取值也不外 0 和 1 两种，所以用它取代式中的 A 时，等式自然也成立。因此，可以将代入定理看作无需证明的公理。

利用代入定理很容易把表2.3.1中的基本公式和表2.3.3中的常用公式推广为多变量的形式。

【例2.4.1】用代入定理证明德·摩根定理也适用于多变量的情况。

解：已知二变量的德·摩根定理为

$$ \left(\boldsymbol{A}+\boldsymbol{B}\right)^{\prime}=\boldsymbol{A}^{\prime}\cdot\boldsymbol{B}^{\prime}\quad 及 \quad\left(\boldsymbol{A}\cdot\boldsymbol{B}\right)^{\prime}=\boldsymbol{A}^{\prime}+\boldsymbol{B}^{\prime} $$

今以 $ (B+C) $代入左边等式中B的位置，同时以 $ (B\cdot C) $代入右边等式中B的位置，于是得到

$$ \left(\boldsymbol{A}+\left(\boldsymbol{B}+\boldsymbol{C}\right)\right)^{\prime}=\boldsymbol{A}^{\prime}\cdot\left(\boldsymbol{B}+\boldsymbol{C}\right)^{\prime}=\boldsymbol{A}^{\prime}\cdot\boldsymbol{B}^{\prime}\cdot\boldsymbol{C}^{\prime} $$

$$ \left(\boldsymbol{A}\cdot\left(\boldsymbol{B}\cdot\boldsymbol{C}\right)\right)^{\prime}=\boldsymbol{A}^{\prime}+\left(\boldsymbol{B}\cdot\boldsymbol{C}\right)^{\prime}=\boldsymbol{A}^{\prime}+\boldsymbol{B}^{\prime}+\boldsymbol{C}^{\prime} $$

对一个乘积项或逻辑式求反时，应在乘积项或逻辑式外边加括号，然后对括号内的整个内容求反。

此外，在对复杂的逻辑式进行运算时，仍需遵守与普通代数一样的运算优先顺序，即先算括号里的内容，其次算乘法，最后算加法。

2.4.2 反演定理

对于任意一个逻辑式 Y，若将其中所有的“·”换成“+”，“+”换成“·”，0 换成 1，1 换成 0，原变量换成反变量，反变量换成原变量，则得到的结果就是 $ Y' $。这个规律称为反演定理。

反演定理为求取已知逻辑式的反逻辑式提供了方便。

在使用反演定理时，还需注意遵守以下两个规则：

① 仍需遵守“先括号、然后乘、最后加”的运算优先次序。

②不属于单个变量上的反号应保留不变。

回顾一下2.3.1节中讲过的德·摩根定理便可发现，它只不过是反演定理的一个特例而已。正是由于这个原因，才将它称为反演律。

【例2.4.2】已知 $ Y=A(B+C)+CD $，求 $ Y' $。

解：根据反演定理可写出

$$ \begin{aligned}Y^{\prime}&=\left(A^{\prime}+B^{\prime}C^{\prime}\right)\left(C^{\prime}+D^{\prime}\right)\\&=A^{\prime}C^{\prime}+B^{\prime}C^{\prime}+A^{\prime}D^{\prime}+B^{\prime}C^{\prime}D^{\prime}\\&=A^{\prime}C^{\prime}+B^{\prime}C^{\prime}+A^{\prime}D^{\prime}\\ \end{aligned} $$

如果利用基本公式和常用公式进行运算，也能得到同样的结果，但是要麻烦得多。

【例2.4.3】若 $ Y=((AB'+C)'+D)'+C $，求 $ Y' $。

解：依据反演定理可直接写出

$$ \begin{aligned}Y^{\prime}&=\left(\left(\left(A^{\prime}+B\right)C^{\prime}\right)^{\prime}D^{\prime}\right)^{\prime}C^{\prime}\\&=\left(\left(A^{\prime}C^{\prime}+BC^{\prime}\right)+D\right)C^{\prime}\\&=A^{\prime}C^{\prime}+BC^{\prime}+C^{\prime}D\\ \end{aligned} $$

2.4.3 对偶定理

若两逻辑式相等，则它们的对偶式也相等，这就是对偶定理。

所谓对偶式是这样定义的：对于任何一个逻辑式 Y，若将其中的“·”换成“+”，“+”换成“-”，0 换成 1，1 换成 0，则得到一个新的逻辑式 $ Y^{0} $，这个 $ Y^{0} $ 就称为 Y 的对偶式，或者说 Y 和 $ Y^{0} $ 互为对偶式。

例如，若 $ Y = A(B + C) $，则 $ Y^{0} = A + BC $

$$ 若 Y=\left(AB+CD\right)^{\prime},\quad 则 Y^{0}=\left(\left(A+B\right)\left(C+D\right)\right)^{\prime} $$

$$ 若 Y=AB+(C+D)^{\prime},\quad 则 Y^{D}=\left(A+B\right)\left(CD\right)^{\prime} $$

为了证明两个逻辑式相等，也可以通过证明它们的对偶式相等来完成，因为有些情况下证明它们的对偶式相等更加容易。

【例2.4.4】试证明表2.3.1中的式（17），即

$$ \boldsymbol{A}+\boldsymbol{B}\boldsymbol{C}=(\boldsymbol{A}+\boldsymbol{B})(\boldsymbol{A}+\boldsymbol{C}) $$

解：首先写出等式两边的对偶式，得到

$$ A(B+C)\quad 和 \quad AB+AC $$

根据乘法分配律可知，这两个对偶式是相等的，亦即 $ A(B+C)=AB+AC $。由对偶定理即可确定原来的两式也一定相等，于是式（17）得到证明。

如果仔细分析一下表2.3.1就能够发现，其中的公式（1）和（11）、（2）和（12）、（3）和（13）、（4）和（14）、（5）和（15）、（6）和（16）、（7）和（17）、（8）和（18）皆互为对偶式。因此，只要能证明公式（1）~（8）成立，则公式（11）~（18）已无需另做证明。

复习思考题

R2.4.1 代入定理中对代入逻辑式的形式和复杂程度有无限制？

R2.4.2 利用反演定理对给定逻辑式求反时，应如何处理变换的优先顺序和式中所有的非运算符号？

2.5 逻辑函数及其描述方法

2.5.1 逻辑函数

从上面讲过的各种逻辑关系中可以看到，如果以逻辑变量作为输入，以运算结果作为输出，那么当输入变量的取值确定之后，输出的取值便随之而定。因此，输出与输入之间乃是一种函数关系。这种函数关系称为逻辑函数（logic function），写作

$$ Y=F(A,B,C,\cdots) $$

由于变量和输出（函数）的取值只有0和1两种状态，所以我们所讨论的都是二值逻辑函数。

任何一件具体的因果关系都可以用一个逻辑函数来描述。例如，图2.5.1所示是一个举重裁判电路，可以用一个逻辑函数描述它的逻辑功能。

比赛规则规定，在一名主裁判和两名副裁判中，必须有两人以上（而且必须包括主裁判）认定运动员的动作合格，试举才算成功。比赛时主裁判掌握着开关A，两名副裁判分别掌握着开关B和C。当运动员举起杠铃时，裁判认为动作合格了就合上开关，否则不合。显然，指示灯Y的状态（亮与暗）是开关A、B、C状态（合上与断开）的函数。

若以1表示开关闭合，0表示开关断开；以1表示灯亮，以0表示灯暗，则指示灯Y是开关A、B、C的二值逻辑函数，即

$$ Y=F(A,B,C) $$

2.5.2 逻辑函数的描述方法

常用的逻辑函数描述方法有逻辑真值表、逻辑函数式（简称逻辑式或函数式）、逻辑图、波形图、卡诺图和硬件描述语言等。这一节只介绍前面四种方法，用卡诺图和硬件描述语言描述逻辑函数的方法将在后面做专门介绍。

一、 逻辑真值表

将输入变量所有的取值下对应的输出值找出来，列成表格，即可得到真值表。

仍以图2.5.1所示的举重裁判电路为例，根据电路的工作原理不难看出，只有A=1，同时B、C至少有一个为1时Y才等于1，于是可列出图2.5.1所示电路的真值表，见表2.5.1。

二、 逻辑函数式

将输出与输入之间的逻辑关系写成与、或、非等运算的组合式，即逻辑代数式，就得到了所需的逻辑函数式。

在图2.5.1所示的电路中，根据对电路功能的要求和与、或的逻辑定义，“B和C中至少有一个合上”可以表示为 $ (B+C) $，“同时还要求合上A”，则应写作 $ A\cdot(B+C) $。因此得到输出的逻辑函数式为

$$ \boldsymbol{Y}=\boldsymbol{A}\left(\boldsymbol{B}+\boldsymbol{C}\right) $$

三、 逻辑图

将逻辑函数式中各变量之间的与、或、非等逻辑关系用图形符号表示出来，就可以画出描述函数关系的逻辑图（logic diagram）。

为了画出描述图2.5.1电路功能的逻辑图，只要用逻辑运算的图形符号代替式(2.5.1)中的代数运算符号便可得到图2.5.2所示的逻辑图。

四、 波形图

如果将逻辑函数输入变量每一种可能出现的取值与对应的输出值按时间顺序依次排列起来，就得到了描述该逻辑函数的波形图。这种波形图（waveform）也称为时序图（timing diagram）。在逻辑分析仪和一些计算机仿真工具中，经常以这种波形图的形式给出分析结果。此外，也可以通过实验观察这些波形图，以检验实际逻辑电路的功能是否正确。

如果用波形图来描述式（2.5.1）的逻辑函数，则只需将表2.5.1给出的输入变量与对应的输出变量取值依时间顺序排列起来，就可以得到所要的波形图了（如图2.5.3所示）。

五、 各种描述方法间的相互转换

从上面的讨论中可以看到，这几种描述方式各具有不同的特点。因此，在实际应用中，需要选择一种最合适的方式来描述所讨论的逻辑函数。当讨论的逻辑函数不是用我们所希望的描述方式给出时，就必须将给出的描述方式转换成我们所需要的描述方式。

既然同一个逻辑函数可以用多种不同的方法描述，那么这几种方法之间必能相互转换。

1. 真值表与逻辑函数式的相互转换

首先讨论从真值表得到逻辑函数式的方法。为了便于理解转换的原理，先来讨论下面一个具体的例子。

【例2.5.1】已知一个奇偶判别函数的真值表如表2.5.2所示，试写出它的逻辑函数式。

| A | B | C | Y |

| --- | --- | --- | --- |

| 0 | 0 | 0 | $ 1\cdots\cdots\rightarrow A'B'C'=1 $ |

| 0 | 0 | 1 | 0 |

| 0 | 1 | 0 | 0 |

| 0 | 1 | 1 | $ 1\cdots\cdots\rightarrow A'BC=1 $ |

| 1 | 0 | 0 | 0 |

| 1 | 0 | 1 | $ 1\cdots\cdots\rightarrow AB'C=1 $ |

| 1 | 1 | 0 | $ 1\cdots\cdots\rightarrow ABC'=1 $ |

| 1 | 1 | 1 | 0 |

解：由真值表可见，只有当A、B、C三个输入变量中两个同时为1或三个同为0时，Y才为1。因此，在输入变量取值为以下四种情况时，Y将等于1：

$$ \begin{aligned}&\boldsymbol{A}=\boldsymbol{0}、\boldsymbol{B}=\boldsymbol{0}、\boldsymbol{C}=\boldsymbol{0}\\&\boldsymbol{A}=\boldsymbol{0}、\boldsymbol{B}=\boldsymbol{1}、\boldsymbol{C}=\boldsymbol{1}\\&\boldsymbol{A}=\boldsymbol{1}、\boldsymbol{B}=\boldsymbol{0}、\boldsymbol{C}=\boldsymbol{1}\\&\boldsymbol{A}=\boldsymbol{1}、\boldsymbol{B}=\boldsymbol{1}、\boldsymbol{C}=\boldsymbol{0}\\ \end{aligned} $$

而当 $ A=0, B=0, C=0 $ 时，必然使乘积项 $ A^{\prime}B^{\prime}C^{\prime}=1 $；当 A=0, B=1, C=1 时，必然使乘积项 $ A^{\prime}BC=1 $；当 A=1, B=0, C=1 时，必然使乘积项 $ AB^{\prime}C=1 $；当 A=1, B=1, C=0 时，必然使 $ ABC^{\prime}=1 $，因此 Y 的逻辑函数应当等于这四个乘积项之和，即

$$ Y=A^{\prime}B^{\prime}C^{\prime}+A^{\prime}BC+AB^{\prime}C+ABC^{\prime} $$

通过例2.5.1可以总结出由真值表写出逻辑函数式的一般方法，这就是：

① 找出真值表中使逻辑函数 Y=1 的那些输入变量取值的组合。

② 每组输入变量取值的组合对应一个乘积项，其中取值为1的写入原变量，取值为0的写入反变量。

③ 将这些乘积项相加，即得 Y 的逻辑函数式。

由逻辑式列出真值表就更简单了。这时只需将输入变量取值的所有组合状态逐一代入逻辑式求出函数值，列成表，即可得到真值表。

【例2.5.2】已知逻辑函数 $ Y=A+B'C+A'BC' $，求它对应的真值表。

解：将 A、B、C 的各种取值逐一代入 Y 式中计算，将计算结果列表，即得表 2.5.3 所示的真值表。初学时为避免差错，可先将 $ B^{\prime}C $、 $ A^{\prime}BC^{\prime} $ 两项算出，然后将 A、 $ B^{\prime}C $ 和 $ A^{\prime}BC^{\prime} $ 相加求出 Y 的值。

| A | B | C | $ B' $C | $ A'BC' $ | Y |

| --- | --- | --- | --- | --- | --- |

| 0 | 0 | 0 | 0 | 0 | 0 |

| 0 | 0 | 1 | 1 | 0 | 1 |

| 0 | 1 | 0 | 0 | 1 | 1 |

| 0 | 1 | 1 | 0 | 0 | 0 |

| 1 | 0 | 0 | 0 | 0 | 1 |

| 1 | 0 | 1 | 1 | 0 | 1 |

| 1 | 1 | 0 | 0 | 0 | 1 |

| 1 | 1 | 1 | 0 | 0 | 1 |

2. 逻辑函数式与逻辑图的相互转换

从给定的逻辑函数式转换为相应的逻辑图时，只要用逻辑图形符号代替逻辑函数式中的逻辑运算符号并按运算优先顺序将它们连接起来，就可以得到所求的逻辑图了。

而在从给定的逻辑图转换为对应的逻辑函数式时，只要从逻辑图的输入端到输出端逐级写出每个图形符号的输出逻辑式，就可以在输出端得到所求的逻辑函数式了。

【例 2.5.3】已知逻辑函数为 $ Y=(A+B'C)^{'}+A'BC'+C $，画出其对应的逻辑图。

解：将式中所有的与、或、非运算符号用图形符号代替，并依据运算优先顺序将这些图形符号连接起来，就得到了图2.5.4所示的逻辑图。

【例2.5.4】已知函数的逻辑图如图2.5.5所示，试求它的逻辑函数式。

解：从输入端 A、B 开始逐个写出每个图形符号输出端的逻辑式，得到 $ Y=((A+B)'+(A'+B'))' $。将该式变换后得到

$$ \begin{aligned}\boldsymbol{Y}&=(\boldsymbol{A}+\boldsymbol{B})^{\prime}+(\boldsymbol{A}^{\prime}+\boldsymbol{B}^{\prime})^{\prime})^{\prime}=(\boldsymbol{A}+\boldsymbol{B})(\boldsymbol{A}^{\prime}+\boldsymbol{B}^{\prime})\\&=\boldsymbol{A}\boldsymbol{B}^{\prime}+\boldsymbol{A}^{\prime}\boldsymbol{B}=\boldsymbol{A}\textcircled{+}\boldsymbol{B}\end{aligned} $$

可见，输出 Y 和 A、B 间是异或逻辑关系。

3. 波形图与真值表的相互转换

在从已知的逻辑函数波形图求对应的真值表时，首先需要从波形图上找出每个时间段里输入变量与函数输出的取值，然后将这些输入、输出取值对应列表，就得到了所求的真值表。

在将真值表转换为波形图时，只需将真值表中所有的输入变量与对应的输出变量取值依次排列画成以时间为横轴的波形，就得到了所求的波形图，如我们前面已经做过的那样。

【例2.5.5】已知逻辑函数Y的波形图如图2.5.6所示，试求该逻辑函数的真值表。

解：从 Y 的波形图上可以看出，在 $ 0 \sim t_{8} $ 时间区间里输入变量 A、B、C 所有可能的取值组合均已出现了，而且 $ t_{8} \sim t_{16} $ 区间的波形只不过是 $ 0 \sim t_{8} $ 区间波形的重复。因此，只要将 $ 0 \sim t_{8} $ 区间每个时间段里 A、B、C 与 Y 的取值对应列表，即可得表 2.5.4 所示的真值表。

2.5.3 逻辑函数的两种标准形式

在讲述逻辑函数的标准形式之前，先介绍一下最小项和最大项的概念，然后再介绍逻辑函数的“最小项之和”及“最大项之积”这两种标准形式。

一、 最小项和最大项

1. 最小项

在 n 变量逻辑函数中，若 m 为包含 n 个因子的乘积项，而且这 n 个变量均以原变量或反变量的形式在 m 中出现一次，则称 m 为该组变量的最小项。

例如，A、B、C 三个变量的最小项有 $ A'B'C' $、 $ A'B'C $、 $ A'BC' $、 $ A'BC $、 $ AB'C' $、 $ AB'C $、 $ ABC' $、ABC 共 8 个（即 $ 2^{3} $ 个）。n 变量的最小项应有 $ 2^{n} $ 个。

输入变量的每一组取值都使一个对应的最小项的值等于1。例如，在三变量A、B、C的最小项中，当A=1、B=0、C=1时， $ AB'C=1 $。如果把 $ AB'C $的取值101看作一个二进制数，那么它所表示的十进制数就是5。为了今后使用的方便，将 $ AB'C $这个最小项记作 $ m_{5} $。按照这一约定，就得到了三变量最小项的编号表，如表2.5.5所示。

| 最小项 | 使最小项为1的变量取值 | 对应的十进制数 | 编号 | | |

| --- | --- | --- | --- | --- | --- |

| A | B | C | | | |

| $ A' $ $ B' $ $ C' $ | 0 | 0 | 0 | 0 | $ m_0 $ |

| $ A' $ $ B' $ C | 0 | 0 | 1 | 1 | $ m_1 $ |

| $ A' $ B C' | 0 | 1 | 0 | 2 | $ m_2 $ |

| $ A' $ B C | 0 | 1 | 1 | 3 | $ m_3 $ |

| A B' C' | 1 | 0 | 0 | 4 | $ m_4 $ |

| A B' C | 1 | 0 | 1 | 5 | $ m_5 $ |

| A B C' | 1 | 1 | 0 | 6 | $ m_6 $ |

| A B C | 1 | 1 | 1 | 7 | $ m_7 $ |

根据同样的道理，我们将 $ A, B, C, D $ 这 4 个变量的 16 个最小项记作 $ m_{0} \sim m_{15} $

从最小项的定义出发可以证明它具有如下的重要性质：

①在输入变量的任何取值下必有一个最小项，而且仅有一个最小项的值为1。

② 全体最小项之和为1。

③任意两个最小项的乘积为0。

④ 具有相邻性的两个最小项之和可以合并成一项并消去一对因子。

若两个最小项只有一个因子不同，则称这两个最小项具有相邻性。例如， $ A^{\prime}BC^{\prime} $ 和 $ ABC^{\prime} $ 两个最小项仅第一个因子不同，所以它们具有相邻性。这两个最小项相加时定能合并成一项并将一对不同的因子消去

$$ \boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}^{\prime}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}^{\prime}=(\boldsymbol{A}^{\prime}+\boldsymbol{A})\boldsymbol{B}\boldsymbol{C}^{\prime}=\boldsymbol{B}\boldsymbol{C}^{\prime} $$

$ ^{*} $2. 最大项

在 n 变量逻辑函数中，若 M 为 n 个变量之和，而且这 n 个变量均以原变量或反变量的形式在 M 中出现一次，则称 M 为该组变量的最大项。

例如，三变量 A、B、C 的最大项有 $ (A'+B'+C') $、 $ (A'+B'+C) $、 $ (A'+B+C') $、 $ (A+B'+C') $、 $ (A+B'+C') $、 $ (A+B+C') $、 $ (A+B+C') $ 共 8 个（即 $ 2^{3} $ 个）。对于 n 个变量则有 $ 2^{n} $ 个最大项。可见，n 变量的最大项数目和最小项数目是相等的。

输入变量的每一组取值都使一个对应的最大项的值为0。例如，在三变量A、B、C的最大项中，当 $ A=1 $、 $ B=0 $、 $ C=1 $时， $ (A'+B+C')=0 $。若将使最大项为0的ABC取值视为一个二进制数，并以其对应的十进制数给最大项编号，则 $ (A'+B+C') $可记作 $ M_{5} $。由此得到的三变量最大项编号表，如表2.5.6所示。

| 最大项 | 使最大项为 0 的变量取值 | 对应的十进制数 | 编号 | | |

| --- | --- | --- | --- | --- | --- |

| A | B | C | | | |

| $ A+B+C $ | 0 | 0 | 0 | 0 | $ M_{{0}} $ |

| $ A+B+C'' $ | 0 | 0 | 1 | 1 | $ M_{{1}} $ |

| $ A+B'+C $ | 0 | 1 | 0 | 2 | $ M_{{2}} $ |

| $ A+B'+C'' $ | 0 | 1 | 1 | 3 | $ M_{{3}} $ |

| $ A'+B+C $ | 1 | 0 | 0 | 4 | $ M_{{4}} $ |

| $ A'+B+C'' $ | 1 | 0 | 1 | 5 | $ M_{{5}} $ |

| $ A'+B'+C $ | 1 | 1 | 0 | 6 | $ M_{{6}} $ |

| $ A'+B'+C'' $ | 1 | 1 | 1 | 7 | $ M_{{7}} $ |

根据最大项的定义同样也可以得到它的主要性质，这就是：

① 在输入变量的任何取值下必有一个最大项，而且只有一个最大项的值为 0。

②全体最大项之积为0。

③任意两个最大项之和为1。

④只有一个变量不同的两个最大项的乘积等于各相同变量之和。

如果将表2.5.5和表2.5.6加以对比则可发现，最大项和最小项之间存在如下关系

$$ M_{i}=m^{\prime}_{i} $$

例如， $ m_{0}=A^{\prime}B^{\prime}C^{\prime} $，则 $ m_{0}^{\prime}=(A^{\prime}B^{\prime}C^{\prime})^{\prime}=A+B+C=M_{0} $

二、 逻辑函数的最小项之和形式

首先将给定的逻辑函数式化为若干乘积项之和的形式，亦称“积之和”（sum of products，简称SOP）形式。然后，再利用基本公式 $ A+A'=1 $将每个乘积项中缺少的因子补全，这样就可以将与或的形式化为最小项之和的标准形式。这种标准形式在逻辑函数的化简以及计算机辅助分析和设计中得到了广泛的应用。

例如，给定逻辑函数为

$$ Y=A B C^{\prime}+B C $$

则可化为

$$ Y=A B C^{\prime}+\left(A+A^{\prime}\right)B C=A B C^{\prime}+A B C+A^{\prime}B C=m_{3}+m_{6}+m_{7} $$

或写作

$$ Y(A,B,C)=\textstyle\sum m(3,6,7) $$

【例 2.5.6】将逻辑函数 $ Y=AB'C'D+A'CD+AC $ 展开为最小项之和的形式。

$$ \begin{aligned}\boldsymbol{Y}=&\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}\boldsymbol{D}+\boldsymbol{A}^{\prime}\left(\boldsymbol{B}+\boldsymbol{B}^{\prime}\right)\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}\left(\boldsymbol{B}+\boldsymbol{B}^{\prime}\right)\boldsymbol{C}\\=&\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}\boldsymbol{D}+\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}^{\prime}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}\left(\boldsymbol{D}+\boldsymbol{D}^{\prime}\right)+\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}\left(\boldsymbol{D}+\boldsymbol{D}^{\prime}\right)\\=&\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}\boldsymbol{D}+\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}^{\prime}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}\boldsymbol{D}^{\prime}+\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{D}^{\prime}\end{aligned} $$

或写作

$$ Y(A,B,C,D)=\textstyle\sum m(3,7,9,10,11,14,15) $$

$ ^{*} $三、逻辑函数的最大项之积形式

利用逻辑代数的基本公式和定理，首先我们一定能把任何一个逻辑函数式化成若干多项式相乘的或与形式（也称“和之积”形式）。然后再利用基本公式 $ AA'=0 $ 将每个多项式中缺少的变量补齐，就可以将函数式的或与形式化成最大项之积的形式了。

【例 2.5.7】将逻辑函数 $ Y=A'B+AC $ 化为最大项之积的形式。

解：首先可以利用基本公式 $ A + BC = (A + B)(A + C) $ 将 Y 化成或与形式

$$ \begin{aligned}\boldsymbol{Y}&=\boldsymbol{A}^{\prime}\boldsymbol{B}+\boldsymbol{A}\boldsymbol{C}\\&=\left(\boldsymbol{A}^{\prime}\boldsymbol{B}+\boldsymbol{A}\right)\left(\boldsymbol{A}^{\prime}\boldsymbol{B}+\boldsymbol{C}\right)\\&=\left(\boldsymbol{A}+\boldsymbol{B}\right)\left(\boldsymbol{A}^{\prime}+\boldsymbol{C}\right)\left(\boldsymbol{B}+\boldsymbol{C}\right)\end{aligned} $$

然后在第一个括号内加入一项 $ CC' $，在第二个括号内加入 $ BB' $，在第三个括号内加入 $ AA' $，于是得到

$$ \begin{aligned}\boldsymbol{Y}&=(\boldsymbol{A}+\boldsymbol{B}+\boldsymbol{C}\boldsymbol{C}^{\prime})\left(\boldsymbol{A}^{\prime}+\boldsymbol{B}\boldsymbol{B}^{\prime}+\boldsymbol{C}\right)(\boldsymbol{A}\boldsymbol{A}^{\prime}+\boldsymbol{B}+\boldsymbol{C})\\&=(\boldsymbol{A}+\boldsymbol{B}+\boldsymbol{C})\left(\boldsymbol{A}+\boldsymbol{B}+\boldsymbol{C}^{\prime}\right)\left(\boldsymbol{A}^{\prime}+\boldsymbol{B}+\boldsymbol{C}\right)\left(\boldsymbol{A}^{\prime}+\boldsymbol{B}^{\prime}+\boldsymbol{C}\right)\end{aligned} $$

或写作

$$ Y(A,B,C,D)=\prod M(0,1,4,6) $$

复习思考题

R2.5.1 逻辑函数的描述方法有哪几种？你能把由任何一种描述方法给出的逻辑函数转换为由其他任何一种描述方法表示的逻辑函数吗？

R2.5.2 在逻辑函数的真值表和波形图中，任意改变各组输入和输出取值的排列顺序对函数有无影响？

2.6 逻辑函数的化简方法

2.6.1 公式化简法

在进行逻辑运算时常会看到，同一个逻辑函数可以写成不同的逻辑式，而这些逻辑式的繁简程度又相差甚远。逻辑式越是简单，它所表示的逻辑关系越明显，同时也有利于用最少的电子器件实现这个逻辑函数。因此，经常需要通过化简的手段找出逻辑函数的最简形式。

例如，有两个逻辑函数

$$ Y=ABC+B^{\prime}C+ACD $$

$$ Y=AC+B^{\prime}C $$

将它们的真值表分别列出后即可见到，它们是同一个逻辑函数。显然，下式比上式简单得多。

在与或逻辑函数式中，若其中包含的乘积项已经最少，而且每个乘积项里的因子也不能再减少时，则称此逻辑函数式为最简形式。对与或逻辑式最简形式的定义对其他形式的逻辑式同样也适用，即函数式中相加的乘积项不能再减少，而且每项中相乘的因子不能再减少时，则函数式为最简形式。

化简逻辑函数的目的就是要消去多余的乘积项和每个乘积项中多余的因子，以得到逻辑函数式的最简形式。常用的化简方法有公式化简法、卡诺图化简法以及适用于编制计算机辅助分析程序的Q-M法等。

公式化简法的原理就是反复使用逻辑代数的基本公式和常用公式消去函数式中多余的乘积项和多余的因子，以求得函数式的最简形式。

公式化简法没有固定的步骤。现将经常使用的方法归纳如下。

一、 并项法

利用表2.3.3中的公式 $ AB + AB' = A $ 可以将两项合并为一项，并消去 B 和 $ B' $ 这一对因子。而且，根据代入定理可知，A 和 B 均可以是任何复杂的逻辑式。

【例2.6.1】试用并项法化简下列逻辑函数

$$ \begin{aligned}&Y_{_{1}}=A\left(B^{\prime}CD\right)^{\prime}+AB^{\prime}CD\\&Y_{_{2}}=AB^{\prime}+ACD+A^{\prime}B^{\prime}+A^{\prime}CD\\ \end{aligned} $$

$$ Y_{3}=A^{\prime}BC^{\prime}+AC^{\prime}+B^{\prime}C^{\prime} $$

$$ Y_{4}=BC^{\prime}D+BCD^{\prime}+BC^{\prime}D^{\prime}+BCD $$

解：

$$ Y_{1}=A\left(\left(B^{\prime}CD\right)^{\prime}+B^{\prime}CD\right)=A $$

$$ Y_{2}=A\left(B^{\prime}+CD\right)+A^{\prime}\left(B^{\prime}+CD\right)=B^{\prime}+CD $$

$$ Y_{3}=A^{\prime}BC^{\prime}+\left(A+B^{\prime}\right)C^{\prime}=\left(A^{\prime}B\right)C^{\prime}+\left(A^{\prime}B\right)^{\prime}C^{\prime}=C^{\prime} $$

$$ \begin{aligned}Y_{4}&=B\left(C^{\prime}D+CD^{\prime}\right)+B\left(C^{\prime}D^{\prime}+CD\right)\\&=B\left(C\oplus D\right)+B\left(C\oplus D\right)^{\prime}=B\end{aligned} $$

二、 吸收法

利用表2.3.3中的公式 $ A+AB=A $可将AB项消去。A和B同样也可以是任何一个复杂的逻辑式。

【例2.6.2】试用吸收法化简下列逻辑函数

$$ Y_{1}=\left(\left(A^{\prime}B\right)^{\prime}+C\right)ABD+AD $$

$$ Y_{2}=AB+ABC^{\prime}+ABD+AB(C^{\prime}+D^{\prime}) $$

$$ Y_{3}=A+\left(A^{\prime}\left(BC\right)^{\prime}\right)^{\prime}\left(A^{\prime}+\left(B^{\prime}C^{\prime}+D\right)^{\prime}\right)+BC $$

解：

$$ Y_{1}=\left(\left(A^{\prime}B\right)^{\prime}+C\right)B\cdot AD+AD=AD $$

$$ Y_{2}=AB+AB\left(C^{\prime}+D+\left(C^{\prime}+D^{\prime}\right)\right)=AB $$

$$ Y_{3}=\left(A+BC\right)+\left(A+BC\right)\left(A^{\prime}+\left(B^{\prime}C^{\prime}+D\right)^{\prime}\right)=A+BC $$

三、 消项法

利用表2.3.3中的公式 $ AB+A^{\prime}C+BC=AB+A^{\prime}C $及 $ AB+A^{\prime}C+BCD=AB+A^{\prime}C $将BC或BCD项消去。其中A、B、C、D均可以是任何复杂的逻辑式。

【例2.6.3】用消项法化简下列逻辑函数

$$ \begin{aligned}Y_{1}&=AC+AB^{\prime}+(B+C)^{\prime}\\Y_{2}&=AB^{\prime}CD^{\prime}+(AB^{\prime})^{\prime}E+A^{\prime}CD^{\prime}E\\Y_{3}&=A^{\prime}B^{\prime}C+ABC+A^{\prime}BD^{\prime}+AB^{\prime}D^{\prime}+A^{\prime}BCD^{\prime}+BCD^{\prime}E^{\prime}\\Y_{1}&=AC+AB^{\prime}+B^{\prime}C^{\prime}=AC+B^{\prime}C^{\prime}\\Y_{2}&=(AB^{\prime})^{\prime}CD^{\prime}+(AB^{\prime})^{\prime}E+(CD^{\prime})(E)A^{\prime}\\&=AB^{\prime}CD^{\prime}+(AB^{\prime})^{\prime}E\\Y_{3}&=(A^{\prime}B^{\prime}+AB)C+(A^{\prime}B+AB^{\prime})D^{\prime}+BCD^{\prime}(A^{\prime}+E^{\prime})\\&=(A\oplus B)^{\prime}C+(A\oplus B)D^{\prime}+CD^{\prime}(B(A^{\prime}+E^{\prime}))\\&=(A\oplus B)^{\prime}C+(A\oplus B)D^{\prime}\end{aligned} $$

解：

四、 消因子法

利用表2.3.3中的公式 $ A+A^{\prime}B=A+B $ 可将 $ A^{\prime}B $ 中的 $ A^{\prime} $ 消去。A、B 均可以是任何复杂的逻辑式。

【例2.6.4】试利用消因子法化简下列逻辑函数

$$ \begin{aligned}&Y_{1}=B^{\prime}+ABC\\&Y_{2}=AB^{\prime}+B+A^{\prime}B\\ \end{aligned} $$

$$ Y_{3}=AC+A^{\prime}D+C^{\prime}D $$

解：

$$ Y_{ү}=B^{\prime}+ABC=B^{\prime}+AC $$

$$ Y_{2}=AB^{\prime}+B+A^{\prime}B=A+B+A^{\prime}B=A+B $$

$$ \begin{aligned}Y_{3}=&AC+A^{\prime}D+C^{\prime}D=AC+(A^{\prime}+C^{\prime})D=AC+(AC)^{\prime}D\\&=AC+D\end{aligned} $$

五、 配项法

① 根据基本公式中的 $ A+A=A $ 可以在逻辑函数式中重复写入某一项，有时能获得更加简单的化简结果。

【例 2.6.5】试化简逻辑函数 $ Y=A'BC'+A'BC+ABC $。

解：若在式中重复写入 $ A'BC $，则可得到

$$ \begin{aligned}Y&=(\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}^{\prime}+\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C})+(\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C})\\&=\boldsymbol{A}^{\prime}\boldsymbol{B}(\boldsymbol{C}+\boldsymbol{C}^{\prime})+\boldsymbol{B}\boldsymbol{C}(\boldsymbol{A}+\boldsymbol{A}^{\prime})\\&=\boldsymbol{A}^{\prime}\boldsymbol{B}+\boldsymbol{B}\boldsymbol{C}\\ \end{aligned} $$

②根据基本公式中的 $ A+A'=1 $ 可以在函数式中的某一项上乘以 $ (A+A') $，然后拆成两项分别与其他项合并，有时能得到更加简单的化简结果。

【例 2.6.6】试化简逻辑函数 $ Y=AB'+A'B+BC'+B'C $。

解：利用配项法可将 Y 写成

$$ \begin{aligned}Y=&AB^{\prime}+A^{\prime}B\left(C+C^{\prime}\right)+BC^{\prime}+\left(A+A^{\prime}\right)B^{\prime}C\\=&AB^{\prime}+A^{\prime}BC+A^{\prime}BC^{\prime}+BC^{\prime}+AB^{\prime}C+A^{\prime}B^{\prime}C\\=&\left(AB^{\prime}+AB^{\prime}C\right)+\left(BC^{\prime}+A^{\prime}BC^{\prime}\right)+\left(A^{\prime}BC+A^{\prime}B^{\prime}C\right)\\=&AB^{\prime}+BC^{\prime}+A^{\prime}C\end{aligned} $$

在化简复杂的逻辑函数时，往往需要灵活、交替地综合运用上述方法，才能得到最后的化简结果。

【例2.6.7】化简逻辑函数

$$ Y=AC+B^{\prime}C+BD^{\prime}+CD^{\prime}+A\left(B+C^{\prime}\right)+A^{\prime}BCD^{\prime}+AB^{\prime}DE $$

解：

$$ \begin{aligned}Y&=AC+B^{\prime}C+BD^{\prime}+\underbrace{CD}_{}+\;A(B+C^{\prime})+\underbrace{A^{\prime}BCD}_{}+\;AB^{\prime}DE\\&\underbrace{}_{}(\text{根据 }A+AB=A, 消去 }A^{\prime}BCD^{\prime})\\&=AC+\underbrace{B^{\prime}C}_{}+\;BD^{\prime}+CD^{\prime}+A\underbrace{(B^{\prime}C)}_{}+\;AB^{\prime}DE\\&\underbrace{}_{}(\text{根据 }A+A^{\prime}B=A+B, 消去 }A\underbrace{(B^{\prime}C)}_{}+\text{ 中的 }(B^{\prime}C)^{\prime} 因子 )\\&=\underbrace{AC}_{}+\;B^{\prime}C+BD^{\prime}+CD^{\prime}+\underbrace{A+AB^{\prime}DE}_{}+\;\\&\underbrace{}_{}(\text{根据 }A+AB=A, 消去 }AC 和 AB^{\prime}DE)\\&=A+\underbrace{B^{\prime}C}_{}+\;\underbrace{BD}_{}+\;\underbrace{CD}_{}^{\prime}\\&\underbrace{}_{}(\text{根据 }AB+A^{\prime}C+BC=AB+A^{\prime}C, 消去 }CD^{\prime})\\&=A+B^{\prime}C+BD^{\prime}\\ \end{aligned} $$

2.6.2 卡诺图化简法

从前面公式化简法的例题中可以看出，用公式运算的方法化简不同的逻辑函数时，没有固定的方法和步骤，存在很大的灵活性。用这种方法化简复杂的逻辑函数时，必须具备熟练掌握和灵活运用逻辑代数的公式和定理的能力，方能得到满意的化简结果。因此，我们希望能找到一种对任何逻辑函数都适用的，而且具有固定操作步骤和方法的化简方法。

于是我们想到，既然任何逻辑函数都可以展开为最小项之和的形式，那么采用合并最小项的方法化简逻辑函数，就应当是适用于任何逻辑函数的、通用的化简方法。

下面介绍的卡诺图化简法就是一种基于合并最小项的化简方法。

一、 逻辑函数的卡诺图表示法

将 n 变量的全部最小项各用一个小方块表示，并使具有逻辑相邻性的最小项在几何位置上也相邻地排列起来，所得到的图形称为 n 变量最小项的卡诺图。因为这种表示方法是由美国工程师卡诺（M.Karnaugh）首先提出的，所以将这种图形称为卡诺图（Karnaugh Map）。

图2.6.1中画出了二到五变量最小项的卡诺图。图形两侧标注的0和1表示使对应小方格内的最小项为1的变量取值。同时，这些0和1组成的二进制数所对应的十进制数大小也就是对应的最小项的编号。

为了保证图中几何位置相邻的最小项在逻辑上也具有相邻性，这些数码不能按自然二进制数从小到大地顺序排列，而必须按图中的方式排列，以确保相邻的两个最小项仅有一个变量是不

同的。

从图2.6.1所示的卡诺图上还可以看到，处在任何一行或一列两端的最小项也仅有一个变量不同，所以它们也具有逻辑相邻性。因此，从几何位置上应当将卡诺图看成是上下、左右闭合的图形。

在变量数大于、等于五以后，仅仅用几何图形在两维空间的相邻性来表示逻辑相邻性已经不够了。例如，在图2.6.1（d）所示的五变量最小项的卡诺图中，除了几何位置相邻的最小项具有逻辑相邻性以外，以图中双竖线为轴左右对称位置上的两个最小项也具有逻辑相邻性。

既然任何一个逻辑函数都能表示为若干最小项之和的形式，那么自然也就可以设法用卡诺图来表示任意一个逻辑函数。具体的方法是：首先将逻辑函数化为最小项之和的形式，然后在卡诺图上与这些最小项对应的位置上填入1，在其余的位置上填入0，就得到了表示该逻辑函数的卡诺图。也就是说，任何一个逻辑函数都等于它的卡诺图中填入1的那些最小项之和。

【例2.6.8】用卡诺图表示逻辑函数

$$ Y=A^{\prime}B^{\prime}C^{\prime}D+A^{\prime}BD^{\prime}+ACD+AB^{\prime} $$

解：首先将 Y 化为最小项之和的形式

$$ \begin{aligned}Y=&A^{\prime}B^{\prime}C^{\prime}D+A^{\prime}B\left(C+C^{\prime}\right)D^{\prime}+A\left(B+B^{\prime}\right)CD+AB^{\prime}\left(C+C^{\prime}\right)\left(D+D^{\prime}\right)\\=&A^{\prime}B^{\prime}C^{\prime}D+A^{\prime}BCD^{\prime}+A^{\prime}BC^{\prime}D^{\prime}+ABCD+AB^{\prime}CD+AB^{\prime}CD^{\prime}+AB^{\prime}C^{\prime}D\\&+AB^{\prime}C^{\prime}D^{\prime}\\=&m_{1}+m_{4}+m_{6}+m_{8}+m_{9}+m_{10}+m_{11}+m_{15}\end{aligned} $$

画出四变量最小项的卡诺图，在对应于函数式中各最小项的位置上填入1，其余位置上填入0，就得到如图2.6.2所示的函数Y的卡诺图。

【例2.6.9】已知逻辑函数Y的卡诺图如图2.6.3所示，试写出该函数的逻辑式。

解：因为函数 Y 等于卡诺图中填入 1 的那些最小项之和，所以有

$$ Y=AB^{\prime}C^{\prime}+A^{\prime}B^{\prime}C+ABC+A^{\prime}BC^{\prime} $$

二、 用卡诺图化简逻辑函数

利用卡诺图化简逻辑函数的方法称为卡诺图化简法或图形化简法。化简时依据的基本原理就是具有相邻性的最小项可以合并，并消去不同的因子。由于在卡诺图上几何位置相邻与逻辑上的相邻性是一致的，因而从卡诺图上能直观地找出那些具有相邻性的最小项并将其合并化简。

1. 合并最小项的原则

若两个最小项相邻，则可合并为一项并消去一对因子。合并后的结果中只剩下公共因子。

在图2.6.4(a)和(b)中画出了两个最小项相邻的几种可能情况。例如，图(a)中 $ A^{\prime}BC(m_{3}) $和 $ ABC(m_{7}) $相邻，故可合并为

$$ \boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}=(\boldsymbol{A}^{\prime}+\boldsymbol{A})\boldsymbol{B}\boldsymbol{C}=\boldsymbol{B}\boldsymbol{C} $$

合并后将 A 和 $ A' $ 一对因子消掉了，只剩下公共因子 B 和 C。

若四个最小项相邻并排列成一个矩形组，则可合并为一项并消去两对因子。合并后的结果中只包含公共因子。

例如，在图2.6.4(d)中， $ A^{\prime}BC^{\prime}D(m_{5}) $、 $ A^{\prime}BCD(m_{7}) $、 $ ABC^{\prime}D(m_{13}) $ 和 $ ABCD(m_{15}) $ 相邻，故可合并。合并后得到

$$ \begin{aligned}&\text{∵}A^{\prime}BC^{\prime}D+A^{\prime}BCD+ABC^{\prime}D+ABCD\\=&A^{\prime}BD(∵C+C^{\prime})+ABD(∵C+C^{\prime})\\=&BD(∵A+A^{\prime})=BD\end{aligned} $$

可见，合并后消去了A、A'和C、C'两对因子，只剩下四个最小项的公共因子B和D。

若八个最小项相邻并且排列成一个矩形组，则可合并为一项并消去三对因子。合并后的结果中只包含公共因子。

例如，在图2.6.4(e)中，上边两行的八个最小项是相邻的，可将它们合并为一项 $ A' $。其他的

因子都被消去了。

至此，可以归纳出合并最小项的一般规则，这就是：如果有2个最小项相邻（n=1,2,\cdots）并排列成一个矩形组，则它们可以合并为一项，并消去n对因子。合并后的结果中仅包含这些最小项的公共因子。

2. 卡诺图化简法的步骤

用卡诺图化简逻辑函数时可按如下步骤进行：

（1）将函数化为最小项之和的形式。

（2）画出表示该逻辑函数的卡诺图。

（3）找出可以合并的最小项。

（4）选取化简后的乘积项。选取的原则是：

①这些乘积项应包含函数式中所有的最小项（应覆盖卡诺图中所有的1）。

②所用的乘积项数目最少。也就是可合并的最小项组成的矩形组数目最少。

③每个乘积项包含的因子最少。也就是每个可合并的最小项矩形组中应包含尽量多的最小项。

【例2.6.10】用卡诺图化简法将下式化简为最简与或函数式

$$ Y=A C^{\prime}+A^{\prime}C+B C^{\prime}+B^{\prime}C $$

解：首先画出表示函数 Y 的卡诺图，如图 2.6.5 所示。

事实上在填写 Y 的卡诺图时，并不一定要将 Y 化为最小项之和的形式。例如，式中的 $ AC' $ 一项包含了所有含有 $ AC' $ 因子的最小项，而不管另一个因子是 B 还是 $ B' $。从另外一个角度讲，也可以理解为 $ AC' $ 是 $ ABC' $ 和 $ AB'C' $ 两个最小项相加合并的结果。因此，在填写 Y 的卡诺图时，可以直接在卡诺图上所有对应 A=1、C=0 的空格里填入 1。按照这种方法，就可以省去将 Y 化为最小项之和这一步骤了。

其次，需要找出可以合并的最小项。将可能合并的最小项用线圈出。由图2.6.5(a)和(b)可见，有两种可取的合并最小项的方案。如果按图2.6.5(a)的方案合并最小项，则得到

$$ Y=A B^{\prime}+A^{\prime}C+B C^{\prime} $$

而按图2.6.5(b)的方案合并最小项得到

$$ Y=A C^{\prime}+B^{\prime}C+A^{\prime}B $$

两个化简结果都符合最简与或式的标准。

此例说明，有时一个逻辑函数的化简结果不是唯一的。

【例2.6.11】用卡诺图化简法将下式化为最简与或逻辑式

$$ Y=ABC+ABD+AC^{\prime}D+C^{\prime}D^{\prime}+AB^{\prime}C+A^{\prime}CD^{\prime} $$

解：首先画出 Y 的卡诺图，如图 2.6.6 所示。然后将可能合并的最小项圈出，并按照前面

所述的原则选择化简后与或式中的乘积项。由图可见，应将图中下边两行的8个最小项合并，同时将左、右两列最小项合并，于是得到

$$ Y=A+D^{\prime} $$

从图2.6.6中可以看到，A和 $ D' $中重复包含了 $ m_{8} $、 $ m_{10} $、 $ m_{12} $和 $ m_{14} $这4个最小项。但据 $ A+A=A $可知，在合并最小项的过程中允许重复使用函数式中的最小项，以利于得到更简单的化简结果。

另外，还要补充说明一个问题。在以上的两个例子中，我们

都是通过合并卡诺图中的1来求得化简结果的。但有时也可以通过合并卡诺图中的0先求出Y'的化简结果，然后再将Y'求反而得到Y。

这种方法所依据的原理我们已在2.5.4节中做过说明。因为全部最小项之和为1，所以若将全部最小项之和分成两部分，一部分（卡诺图中填入1的那些最小项）之和记作Y，则根据 $ Y+Y'=1 $可知，其余一部分（卡诺图中填入0的那些最小项）之和必为 $ Y' $。

在多变量逻辑函数的卡诺图中，当0的数目远小于1的数目时，采用合并0的方法有时会比合并1来得简单。例如，在图2.6.6所示的卡诺图中，如果将0合并，则可立即写出

$$ Y^{\prime}=A^{\prime}D,\quad Y=\left(\left(Y^{\prime}\right)\right)^{\prime}=\left(A^{\prime}D\right)^{\prime}=A+D^{\prime} $$

与合并1得到的化简结果一致。

此外，在需要将函数化为最简的与或非式时，采用合并0的方式最为适宜，因为得到的结果正是与或非形式。如果要求得到Y的化简结果，则采用合并0的方式就更简便了。

$ ^{2} $2.6.3 奎恩-麦克拉斯基化简法(Q-M法)

从上一小节的内容中不难看出，虽然卡诺图化简法具有直观、简单的优点，但它同时又存在着很大的局限性。首先，在函数的输入逻辑变量较多时（例如大于5以后），便失掉了直观的优点。其次，在许多情况下要凭设计者的经验确定应如何合并最小项才能得到最简单的化简结果，因而不便于借助计算机完成化简工作。

公式化简法的使用虽然不受输入变量数目的影响，但由于化简的过程没有固定的、通用的步骤可循，所以同样不适用于计算机辅助化简。

由奎恩(W.V.Quine)和麦克拉斯基(E.J.McCluskey)提出的用列表方式进行化简的方法则有一定的规则和步骤可循，较好地克服了公式化简法和卡诺图化简法在这方面的局限性，因而适用于编制计算机辅助化简程序。通常将这种化简方法称为奎恩-麦克拉斯基法，简称Q-M法。

Q-M 法的基本原理仍然是通过合并相邻最小项并消去多余因子而求得逻辑函数的最简与

或式。下面再结合一个具体的例子简要地介绍一下 Q-M 法的基本原理和化简的步骤。

假定需要化简的五变量逻辑函数为

$$ \begin{aligned}Y(A,B,C,D,E)=&AB^{\prime}CDE^{\prime}+A^{\prime}C^{\prime}D^{\prime}E^{\prime}+A^{\prime}B^{\prime}C^{\prime}D+A^{\prime}BDE^{\prime}\\&+BCDE+ABC^{\prime}(D\oplus E)^{\prime}\end{aligned} $$

则使用 Q-M 法的化简步骤如下：

将式（2.6.3）化为最小项之和形式后得到

$$ \begin{aligned}Y(A,B,C,D,E)&=A^{\prime}B^{\prime}C^{\prime}D^{\prime}E^{\prime}+A^{\prime}B^{\prime}C^{\prime}DE^{\prime}+A^{\prime}B^{\prime}C^{\prime}DE+A^{\prime}BC^{\prime}D^{\prime}E^{\prime}\\&\quad+A^{\prime}BC^{\prime}DE^{\prime}+A^{\prime}BCDE^{\prime}+A^{\prime}BCDE+AB^{\prime}CDE^{\prime}+ABC^{\prime}D^{\prime}E^{\prime}+ABC^{\prime}DE+ABCDE\\&=\sum m\left(0,2,3,8,10,14,15,22,24,27,31\right)\tag{2.6}\end{aligned} $$

用1表示最小项中的原变量，用0表示最小项中的反变量，就得到了表2.6.1所示的最小项编码表。

（2）按包含1的个数将最小项分组，如表2.6.2中最左边一列所示。

| 合并前的最小项\n $ \sum m_i $ | 第一次合并结果\n(含 n-1 个变量的乘积项) | 第二次合并结果\n(含 n-2 个变量的乘积项) | | | | | | | | | | | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| 编号 | A | B | C | D | E | | 编号 | A | B | C | D | E | | 编号 | A | B | C | D | E | |

| 0 | 0 | 0 | 0 | 0 | 0 | 0 | ✓ | 0,2 | 0 | 0 | 0 | — | 0 | ✓ | 0,2 | ⌀ | 0 | — | 0 | — |

| 2 | 0 | 0 | 0 | 1 | 0 | ✓ | 0,8 | 0 | — | 0 | 0 | 0 | 0 | ✓ | 8,10 | ⌀ | — | 0 | — | 0 $ P_8 $ |

| 8 | 0 | 1 | 0 | 0 | 0 | ✓ | 2,3 | 0 | 0 | 0 | 1 | — | $ P_2 $ | 0,8 | ⌀ | 0 | — | 0 | — | 0 $ P_8 $ |

| 3 | 0 | 0 | 0 | 1 | 1 | ✓ | 2,10 | 0 | — | 0 | 1 | 0 | ✓ | 2,10 | ⌀ | 0 | — | 0 | — | 0 $ P_8 $ |

| 10 | 0 | 1 | 0 | 1 | 0 | ✓ | 8,10 | 0 | 1 | 0 | — | 0 | ✓ | ⌀ | ⌀ | 0 | — | 0 | — | 0 $ P_8 $ |

| 24 | 1 | 1 | 0 | 0 | 0 | ✓ | 8,24 | — | 1 | 0 | 0 | 0 | $ P_3 $ | ⌀ | 0 | — | 0 | — | 0 | — |

| 14 | 0 | 1 | 1 | 1 | 0 | ✓ | 10,14 | 0 | 1 | — | 1 | 0 | $ P_4 $ | ⌀ | 0 | — | 0 | — | 0 | — |

| 22 | 1 | 0 | 1 | 1 | 0 | $ P_1 $ | 14,15 | 0 | 1 | 1 | 1 | — | $ P_5 $ | ⌀ | 0 | — | 0 | — | 0 | — |

| 15 | 0 | 1 | 1 | 1 | 1 | ✓ | 15,31 | — | 1 | 1 | 1 | 1 | $ P_6 $ | ⌀ | 0 | — | 0 | — | 0 | — |

| 27 | 1 | 1 | 0 | 1 | 1 | ✓ | 27,31 | 1 | 1 | — | 1 | 1 | $ P_7 $ | ⌀ | 0 | — | 0 | — | 0 | — |

| 31 | 1 | 1 | 1 | 1 | 1 | ✓ | ⌀ | — | — | — | — | — | — | — | — | — | — | — | — | — |

（3）合并相邻的最小项。

将表2.6.2中最左边一列里每一组的每一个最小项与相邻组里所有的最小项逐一比较，若仅有一个因子不同，则定可合并，并消去不同的因子。消去的因子用“—”号表示，将合并后的结果列于表2.6.2的第二列中。同时，在第一列中可以合并的最小项右边标以“√”号。

按照同样的方法再将第二列中的乘积项合并，合并后的结果写在第三列中。

如此进行下去，直到不能再合并为止。

（4）选择最少的乘积项。

只要将表2.6.2中合并过程中没有用过的那些乘积项相加，自然就包含了函数Y的全部最小项，故得

$$ Y(A,B,C,D,E)=P_{1}+P_{2}+P_{3}+P_{4}+P_{5}+P_{6}+P_{7}+P_{8} $$

然而，上式并不一定是最简的与或表达式。为了进一步将式(2.6.5)化简，将 $ P_{1} \sim P_{8} $ 各包含的最小项列成表2.6.3。因为表中带圆圈的最小项仅包含在一个乘积项中，所以化简结果中一定包含它们所在的这些乘积项，即 $ P_{1} $、 $ P_{2} $、 $ P_{3} $、 $ P_{7} $ 和 $ P_{8} $。而且，选取了这五项之和以后，已包含了除 $ m_{14} $ 和 $ m_{15} $ 以外所有 Y 的最小项。

| $ m_{i} $\n $ P_{j} $ | 0 | 2 | 3 | 8 | 10 | 14 | 15 | 22 | 24 | 27 | 31 |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ P_{1} $ | | | | | | | | ① | | | |

| $ P_{2} $ | | 1 | ① | | | | | | | | |

| $ P_{3} $ | | | | 1 | | | | | ① | | |

| $ P_{4} $ | | | | | 1 | 1 | | | | | |

| $ P_{5} $ | | | | | | 1 | 1 | | | | |

| $ P_{6} $ | | | | | | | 1 | | | | 1 |

| $ P_{7} $ | | | | | | | | | | ① | 1 |

| $ P_{8} $ | ① | 1 | | 1 | 1 | | | | | | |

剩下的问题就是要确定化简结果中是否应包含 $ P_{4} $、 $ P_{5} $ 和 $ P_{6} $ 了。为此，可将表2.6.3中有关 $ P_{4} $、 $ P_{5} $、 $ P_{6} $ 的部分简化成表2.6.4的形式。

| $ m_{i} $\n $ P_{i} $ | 14 | 15 |

| --- | --- | --- |

| $ P_{4} $ | 1 | |

| $ P_{5} $ | 1 | 1 |

| $ P_{6} $ | | 1 |

由表2.6.4中可以看到， $ P_{4} $ 行所有的1和 $ P_{6} $ 行所有的1皆与 $ P_{5} $ 中的1重叠，亦即 $ P_{5} $ 中的

最小项包含了 $ P_{4} $ 和 $ P_{6} $ 的所有最小项，故可将 $ P_{4} $ 和 $ P_{6} $ 两行删掉。因此，可将式(2.6.5)中的 $ P_{4} $ 和 $ P_{6} $ 两项去掉，从而得到最后的化简结果

$$ \begin{aligned}Y(A,B,C,D,E)&=P_{1}+P_{2}+P_{3}+P_{5}+P_{7}+P_{8}\\&=AB^{\prime}CDE^{\prime}+A^{\prime}B^{\prime}C^{\prime}D+BC^{\prime}D^{\prime}E^{\prime}\\&\quad+A^{\prime}BCD+ABDE+A^{\prime}C^{\prime}E^{\prime}\\ \end{aligned} $$

从上面的例子中可以看到，虽然 Q-M 法的化简过程看起来比较繁琐，但由于它有确定的流程，适用于任何复杂逻辑函数的化简，这就为编制计算机辅助化简程序提供了方便。因此，几乎很少有人用手工方法使用 Q-M 法去化简复杂的逻辑函数，而是使用基于 Q-M 法的基本原理去编制各种计算机软件，然后在计算机上完成逻辑函数的化简工作。

复习思考题

R2.6.1 卡诺图化简法所依据的基本原理是什么？

R2.6.2 卡诺图两侧变量取值的标注次序应遵守什么规则？

R2.6.3 Q-M 法所依据的基本原理是什么？

R2.6.4 公式化简法、卡诺图化简法、Q-M 化简法各有何优缺点？

2.7 具有无关项的逻辑函数及其化简

2.7.1 约束项、任意项和逻辑函数式中的无关项

在处理具体的逻辑问题时，有时会遇到两种特殊情况。其中一种情况是输入变量的取值不是任意的。对输入变量取值的限制称为约束。我们把具有这种特点的逻辑函数称为具有约束的逻辑函数，同时把这一组输入变量称为具有约束的一组逻辑变量。

下面让我们来讨论一下图2.7.1给出的一个实例。图中的水箱由大、小两台水泵 $ M_{L} $和 $ M_{S} $供水。水箱中设置了3个水位检测元件A、B、C。水位低于检测元件时，检测元件给出低电平；水位高于检测元件时，检测元件给出高电平。

现以 $ Y_{L} $ 和 $ Y_{S} $ 分别表示 $ M_{L} $ 和 $ M_{S} $ 的启动控制信号，取值为 1 时水泵启动，取值为 0 时水泵停止。根据要求，当水位超过 C 点时（ABC 的取值为 111）水泵停止工作， $ Y_{S}=0 $， $ Y_{L}=0 $；水位低于 C 点而高于 B 点时（ABC 的取值为 110），小水泵 $ M_{S} $ 单独工作， $ Y_{S}=1 $；水位低于 B 点而高于 A 点时（ABC 的取值为 100），大水泵 $ M_{L} $ 单独工作， $ Y_{L}=1 $；水位低于 A 点时（ABC 的取值为 000）， $ M_{S} $ 和 $ M_{L} $ 同时工作， $ Y_{S}=1 $， $ Y_{L}=1 $。因此， $ M_{S} $ 和 $ M_{L} $ 的启动控制信号 $ Y_{S} $ 和 $ Y_{L} $ 是 A、B、C 这三个逻辑变量的逻辑函数，并可写成

$$ Y_{ ↓ }=A^{\prime}B^{\prime}C^{\prime}+AB^{\prime}C^{\prime}=B^{\prime}C^{\prime} $$

$$ Y_s=A^{\prime}B^{\prime}C^{\prime}+ABC^{\prime} $$

由于不可能出现水位高于 C 点而低于 B 点和 A 点的情况，也不可能出现水位高于 B 点而低于 A 点的情况，所以 ABC 的取值不可能出现 001、010、011、101 这四种情况。由此可见，A、B、C 是一组具有约束的逻辑变量， $ Y_{s} $ 和 $ Y_{L} $ 是两个具有约束的逻辑函数。

通常用约束条件来描述约束的具体内容。显然，用上面的这样一段文字叙述约束条件是很不方便的，最好能用简单、明了的逻辑语言表述约束条件。

由于每一组输入变量的取值都使一个、而且仅有一个最小项的值为1，所以当限制某些输入变量的取值不能出现时，可以用它们对应的最小项恒等于0来表示。这样，上面例子中的约束条件可以表示为

$$ \left\{\begin{aligned}&A^{\prime}B^{\prime}C=0\\ &A^{\prime}BC^{\prime}=0\\ &A^{\prime}BC=0\\ &AB^{\prime}C=0\end{aligned}\right. $$

或写成

$$ \begin{array}{l}A^{\prime}B^{\prime}C+A^{\prime}BC^{\prime}+A^{\prime}BC+AB^{\prime}C=0\end{array} $$

同时，将这些恒等于0的最小项称为函数 $ Y_{s} $和 $ Y_{t} $的约束项。

在存在约束项的情况下，由于约束项的值始终等于0，所以既可以将约束项写进逻辑函数式中，也可以将约束项从函数式中删掉，而不影响函数值。

有时还会遇到另外一种情况，就是在输入变量的某些取值下函数值是1还是0皆可，并不影响电路的功能。在这些变量取值下，其值等于1的那些最小项称为任意项。

为了进一步说明任意项的物理概念，让我们来看一个电动机控制的例子。现以三个逻辑变量 A、B、C 分别表示一台电动机的正转、反转和停止的命令，A=1 表示正转，B=1 表示反转，C=1 表示停止。表示正转、反转和停止工作状态的逻辑函数可写成

$$ Y_{ү}=AB^{\prime}C^{\prime}\qquad( 正转 ) $$

$$ Y_{2}=A^{\prime}BC^{\prime}\quad( 反转 ) $$

$$ Y_{3}=A^{\prime}B^{\prime}C\quad\left( 停止 \right) $$

因为任何时候电动机只能执行其中的一种命令，所以 A、B、C 当中出现两个以上为 1 时，电动机将无法工作。为此，将实际的电路设计成当 A、B、C 三个控制变量出现两个以上同时为 1 或者全部为 0 时电路能自动切断供电电源，那么这时 $ Y_{1} $、 $ Y_{2} $ 和 $ Y_{3} $ 等于 1 还是等于 0 已无关紧要，电动机肯定会受到保护而停止运行。例如，当出现 A = B = C = 1 时，对应的最小项 $ ABC(m_{7}) = 1 $。如果把最小项 ABC 写入 $ Y_{1} $ 式中，则当 A = B = C = 1 时 $ Y_{1} = 1 $；如果没有把 ABC 这一项写入 $ Y_{1} $ 式

中，则当 A = B = C = 1 时 $ Y_{1} = 0 $。因为这时 $ Y_{1} = 1 $ 还是 $ Y_{1} = 0 $ 都是允许的，所以既可以把 ABC 这个最小项写入 $ Y_{1} $ 式中，也可以不写入。因此，我们把 ABC 称为逻辑函数 $ Y_{1} $ 的任意项。同理，在这个例子中 $ A^{'} B^{'} C^{'} A^{'} B C $ 和 $ A^{'} B^{'} C $ 也是 $ Y_{1} $、 $ Y_{2} $ 和 $ Y_{3} $ 的任意项。这种存在任意项的逻辑函数也叫做不完全定义的逻辑函数。

因为使约束项的取值等于1的输入变量取值是不允许出现的，所以约束项的值始终为0。而任意项则不同，在函数的运行过程中，有可能出现使任意项取值为1的输入变量取值。

我们将约束项和任意项统称为逻辑函数式中的无关项。这里所说的“无关”是指是否把这些最小项写入逻辑函数式无关紧要，可以写入也可以删除。

上一节中曾经讲到，在用卡诺图表示逻辑函数时，首先将函数化为最小项之和的形式，然后在卡诺图中这些最小项对应的位置上填入1，其他位置上填入0。既然可以认为无关项包含于函数式中，也可以认为不包含在函数式中，那么在卡诺图中对应的位置上就可以填入1，也可以填入0。为此，在卡诺图中用×（或∅）表示无关项。在化简逻辑函数时既可以认为它是1，也可以认为它是0。

2.7.2 无关项在化简逻辑函数中的应用

化简具有无关项的逻辑函数时，如果能合理利用这些无关项，一般都可得到更加简单的化简结果。

为达到此目的，加入的无关项应与函数式中尽可能多的最小项（包括原有的最小项和已写入的无关项）具有逻辑相邻性。

合并最小项时，究竟把卡诺图中的×作为1（即认为函数式中包含了这个最小项）还是作为0（即认为函数式中不包含这个最小项）对待，应以得到的相邻最小项矩形组合最大、而且矩形组合数目最少为原则。

【例2.7.1】化简具有约束的逻辑函数

$$ Y=A^{\prime}B^{\prime}C^{\prime}D+A^{\prime}BCD+AB^{\prime}C^{\prime}D^{\prime} $$

给定约束条件为

$$ \boldsymbol{A}^{\prime}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}^{\prime}\boldsymbol{D}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}^{\prime}\boldsymbol{D}^{\prime}+\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}\boldsymbol{D}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}\boldsymbol{D}^{\prime}+\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{D}^{\prime}=\mathbf{0} $$

在用最小项之和形式表示上述具有约束的逻辑函数时，也可写成如下形式

$$ Y(A,B,C,D)=\textstyle\sum m(1,7,8)+d(3,5,9,10,12,14,15) $$

式中以 d 表示无关项，d 后面括号内的数字是无关项的最小项编号。

解：如果不利用约束项，则 Y 已无可化简。但适当地加进一些约束项以后，可以得到

$$ \begin{aligned}Y&=(A^{\prime}B^{\prime}C^{\prime}D+\underbrace{A^{\prime}B^{\prime}CD}_{ 约束项 })+(\ A^{\prime}BCD+A^{\prime}\overbrace{B C^{\prime}D}^{\prime})\\&\quad+(A B^{\prime}C^{\prime}D^{\prime}+\underbrace{A B C^{\prime}D^{\prime}}_{ 约束项 })+(\underbrace{A B C D^{\prime}}_{ 约束项 }+\underbrace{A B^{\prime}C D^{\prime}}_{ 约束项 })\\&=(A^{\prime}B^{\prime}D+A^{\prime}B D)+(\ A C^{\prime}D^{\prime}+A C D^{\prime})\\&=A^{\prime}D+A D^{\prime}\\ \end{aligned} $$

可见，利用了约束项以后，使逻辑函数得以进一步化简。但是，在确定该写入哪些约束项时尚不够直观。

如果改用卡诺图化简法，则只要将表示 Y 的卡诺图画出，就能从图上直观地判断对这些约束项应如何取舍。

图2.7.2是例2.7.1的逻辑函数的卡诺图。从图中不难看出，为了得到最大的相邻最小项的矩形组合，应取约束项 $ m_{3} $、 $ m_{5} $为1，与 $ m_{1} $、 $ m_{7} $组成一个矩形组。同时取约束项 $ m_{10} $、 $ m_{12} $、 $ m_{14} $为1，与 $ m_{8} $组成一个矩形组。将两组相邻的最小项合并后得到的化简结果与上面推演的结果相同。卡诺图中没有被圈进去的约束项 $ (m_{9} $和 $ m_{15}) $是当作0对待的。

【例2.7.2】试化简具有无关项的逻辑函数

$$ Y(A,B,C,D)=\textstyle\sum m(2,4,6,8)+d(10,11,12,13,14,15) $$

解：画出函数 Y 的卡诺图，如图 2.7.3 所示。

由图可见，若认为其中的无关项 $ m_{10} $、 $ m_{12} $、 $ m_{14} $ 为 1，而无关项 $ m_{11} $、 $ m_{13} $、 $ m_{15} $ 为 0，则可将 $ m_{4} $、 $ m_{6} $、 $ m_{12} $ 和 $ m_{14} $ 合并为 $ BD' $，将 $ m_{8} $、 $ m_{10} $、 $ m_{12} $ 和 $ m_{14} $ 合并为 $ AD' $，将 $ m_{2} $、 $ m_{6} $、 $ m_{10} $ 和 $ m_{14} $ 合并为 $ CD' $，于是得到

$$ Y=BD^{\prime}+AD^{\prime}+CD^{\prime} $$

复习思考题

R2.7.1 什么是逻辑函数的约束项、任意项和逻辑函数式的无关项？

R2.7.2 将一个约束项写入逻辑函数式或不写入逻辑函数式，对函数的输出是否有影响？将一个任意项写入逻辑函数式或不写入逻辑函数式，对函数的输出有无影响？

R2.7.3 怎样利用无关项才能得到更简单的逻辑函数化简结果？

2.8 多输出逻辑函数的化简

在化简多输出逻辑函数的过程中，我们发现，如果不是孤立地分别对每一个输出函数进行化

简，而是从整体上综合考虑进行化简，有时会获得更加简单的化简结果，使得所用门电路的数目和所有门电路总的输入端数目均为最少。例如有下面的一组多输出逻辑函数需要化简

$$ \begin{aligned}&Y_{1}\ (A,B,C,D)=\sum\left(1,4,5,6,7,10,11,12,13,14\right.\\&Y_{2}\ (A,B,C,D)=\sum\left(1,3,4,5,6,7,12,14,\right)\\&Y_{3}\ (A,B,C,D)=\sum\left(3,7,10,11,\right)\\ \end{aligned} $$

如果用卡诺图分别化简每一个函数，并按图2.8.1所示合并最小项，就可得到如下的化简结果

$$ \begin{aligned}Y_{1}&(A,B,C,D)=B+AC+A^{\prime}C^{\prime}D\\Y_{2}&(A,B,C,D)=A^{\prime}D+BD^{\prime}\\Y_{3}&(A,B,C,D)=A^{\prime}CD+AB^{\prime}C\end{aligned} $$

根据式(2.8.2)画出的逻辑图如图2.8.2所示。

如果我们改用图2.8.3所示的方式合并最小项，即找出 $ Y_{1} $、 $ Y_{2} $、 $ Y_{3} $之间存在的共用项并加以利用，就可以得到如式（2.8.3）所示的另一种化简结果，即

$$ \begin{aligned}Y_{1}\left(A,B,C,D\right)&=B+\underbrace{AB^{\prime}C}_{}+A^{\prime}C^{\prime}D\\Y_{2}\left(A,B,C,D\right)&=\underbrace{A^{\prime}C^{\prime}D}_{}+\underbrace{A^{\prime}CD}_{}+BD^{\prime}\\Y_{3}\left(A,B,C,D\right)&=\underbrace{A^{\prime}CD}_{}+\underbrace{AB^{\prime}C}_{}\end{aligned} $$

由于 $ Y_{1} $ 和 $ Y_{3} $ 中都含有 $ AB^{\prime}C $ 这一项，所以我们将 $ AB^{\prime}C $ 称作 $ Y_{1} $ 和 $ Y_{3} $ 共有的共用项。同理， $ A^{\prime}C^{\prime}D $ 是 $ Y_{1} $ 和 $ Y_{2} $ 共有的共用项， $ A^{\prime}CD $ 是 $ Y_{2} $ 和 $ Y_{3} $ 共有的公共项。虽然现在 $ Y_{1} $、 $ Y_{2} $、 $ Y_{3} $ 每个函数本身不是最简与或形式了，但是在用逻辑图实现式（2.8.3）的多输出逻辑函数时，由于每个共用项可以同时供两个输出函数使用，从而减少了所需门电路的数目，于是就得到了图 2.8.4 中的电路。和图 2.8.2 的电路相比，图 2.8.4 电路不仅少用了 2 个门，而且电路中总的连线数目也减少了。

以上的例子说明，在化简多输出逻辑函数时，通过寻找并合理地利用共用项，有时可以得到更简单的化简结果。然而在实际应用中我们发现，并不是任何情况下，利用共用项都能够得到更简单的化简结果。对于两级与或形式的多输出逻辑函数，可以利用Q-M化简法进行化简，找出可以利用的共用项，并利用这些共用项得到更简单的化简结果。 $ ^{①} $

2.9 逻辑函数形式的变换

在前面所讲的逻辑函数化简方法中，都是以最简与或式作为化简目标的。然而在用电

路实现这些逻辑函数时，这种最简与或式有时并不是理想的形式。这是因为在电路实现的过程中，往往可供选择的电子器件种类有限，所以必须把逻辑函数的形式变换为与所用器件相适应的形式。

在使用标准化的数字集成电路组成所需要的逻辑电路时，不仅受到所提供的门电路类型的限制，而且由于很难找到具有4个以上输入端的与门和或门，因而当与或逻辑函数式的输入变量数和乘积项数很大时，就无法用一个两级的与或电路实现这个逻辑函数。在PLD当中，虽然某些PAL型PLD可以满足生成多输入变量、多乘积项的与或逻辑函数的需要，但是在用来实现输入变量数和乘积项数较少的与或逻辑函数时，器件内部的资源将得不到充分利用。因此，在FPGA型PLD的结构中，所提供的门电路都是输入端不多、逻辑功能种类有限的几种。可见，在使用PLD实现逻辑函数的过程中，同样会遇到逻辑函数形式变换的问题。所幸这种变换工作现在已经完全可以由PLD的编程软件来完成了。

例如我们需要用门电路实现式（2.9.1）的逻辑函数。

$$ Y=AB^{\prime}C^{\prime}+A^{\prime}BC^{\prime} $$

如果有3输入端的与门和2输入端的或门可以选用，则可以很方便地与上式对应地接成图2.9.1的两级与或逻辑电路。

但如果限定只能使用2输入端的与非门，这时就需要将式（2.9.1）变换为全部由两变量与非运算组成的形式。为此，可利用摩根定理将式（2.9.1）进行两次求反运算，变换成与非-与非形式，得到

$$ \begin{aligned}Y=&AB^{\prime}C^{\prime}+A^{\prime}BC^{\prime}\\=&\left(\begin{array}{l}\left(AB^{\prime}C^{\prime}+A^{\prime}BC^{\prime}\right)^{\prime}\end{array}\right)^{\prime}\\=&\left(\begin{array}{l}\left(AB^{\prime}C^{\prime}\right)^{\prime}\left(A^{\prime}BC^{\prime}\right)^{\prime}\end{array}\right)^{\prime}\\=&\left(\left(\left(AB^{\prime}\right)^{\prime}\right)^{\prime}C^{\prime}\right)^{\prime}\left(\left(\left(A^{\prime}B\right)^{\prime}\right)^{\prime}C^{\prime}\right)^{\prime}\end{aligned} $$

按照上式就得到了全部由2输入端与非门组成的逻辑电路，如图2.9.2所示。其中 $ G_{3} $和 $ G_{4} $两个与非门被接成了反相器使用。

如果有异或门和与门可以使用，则应当将式（2.9.1）变换成下面的形式

$$ \begin{aligned}\boldsymbol{Y}&=\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}+\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}^{\prime}\\&=\left(\boldsymbol{A}\boldsymbol{B}^{\prime}+\boldsymbol{A}^{\prime}\boldsymbol{B}\right)\boldsymbol{C}^{\prime}\\&=\left(\boldsymbol{A}\oplus\boldsymbol{B}\right)\boldsymbol{C}^{\prime}\end{aligned} $$

根据上式就得到了图2.9.3的逻辑电路。

【例2.9.1】试用2输入端与非门产生如下的逻辑函数

$$ Y=AC+BC^{\prime} $$

解：为了全部用2输入端与非门实现这个电路，就必须将式（2.9.4）变换成全部由两变量与非运算组成的形式。为此，利用摩根定理将式（2.9.4）变换为

$$ \begin{aligned}Y=&AC+BC^{\prime}\\=&\left(\left(AC+BC^{\prime}\right)^{\prime}\right)^{\prime}\\=&\left(\left(AC\right)^{\prime}\left(BC^{\prime}\right)^{\prime}\right)^{\prime}\end{aligned} $$

根据上式就得到了图2.9.4的电路。

【例2.9.2】试用2输入端或非门产生式（2.9.4）给出的逻辑函数。

解：为了全部用2输入端或非门实现这个电路，则需要将式（2.9.4）变换成全部由两变量或非运算组成的形式。为此，用摩根定理将式（2.9.4）变换为

$$ \begin{aligned}\boldsymbol{Y}&=\boldsymbol{A}\boldsymbol{C}+\boldsymbol{B}\boldsymbol{C}^{\prime}\\&=\left(\begin{array}{l}\boldsymbol{A}\boldsymbol{C}\end{array}\right)^{\prime}\left(\boldsymbol{B}\boldsymbol{C}^{\prime}\right)^{\prime})^{\prime}\\&=\left(\begin{array}{l}\boldsymbol{A}^{\prime}+\boldsymbol{C}^{\prime}\end{array}\right)\left(\boldsymbol{B}^{\prime}+\boldsymbol{C}\right))^{\prime}\\&=\left(\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}+\boldsymbol{A}^{\prime}\boldsymbol{C}\right)^{\prime}\\&=\left(\begin{array}{l}\boldsymbol{B}+\boldsymbol{C}\end{array}\right)^{\prime}+\left(\boldsymbol{A}+\boldsymbol{C}^{\prime}\right)^{\prime})^{\prime}\end{aligned} $$

按照式（2.9.6）接成的逻辑电路如图2.9.5所示。

复习思考题

R2.9.1 用什么方法可以把逻辑函数的与或形式变换为与非-与非形式？

R2.9.2 用什么方法可以把逻辑函数的与或形式变换为与或非形式？

R2.9.3 用什么方法可以把逻辑函数的与或形式变换为或非-或非形式？

本章小结

变换这三部分。

为了进行逻辑运算，必须熟练掌握表2.3.1中的基本公式。至于表2.3.3中的常用公式，完全可以由基本公式导出。尽管如此，掌握尽可能多的常用公式仍然是十分有益的，因为直接引用这些公式可以大大提高运算效率。

在逻辑函数的描述方法中，共介绍了五种描述方法，即真值表、逻辑函数式、逻辑图、波形图和卡诺图。这几种方法之间可以任意地互相转换。根据具体的使用情况，可以选择最适当的一种方法描述所研究的逻辑函数。

在逻辑函数化简方法当中，一共介绍了三种方法——公式化简法、卡诺图化简法和 Q-M 法。公式化简法的优点是它的使用不受任何条件的限制。但由于这种方法没有固定的步骤可循，所以在化简复杂的逻辑函数时，不仅需要熟练地运用各种公式和定理，而且需要有一定的运算技巧和经验。

卡诺图化简法是一种通过合并最小项进行化简的方法。它的优点是简单、直观，而且有一定的化简步骤可循。初学者容易掌握这种方法，而且化简过程中也易于避免出差错。然而在逻辑变量超过5个以上时，将失去简单、直观的优点，因而也就没有多大的实用价值了。

Q-M 法的基本原理仍然是通过合并最小项的方法来化简逻辑函数。但由于 Q-M 法有一定的化简步骤，所以适合于机器运算。这种方法已经被用于编制分析和设计数字电路的计算机程序。

在具体设计数字电路的过程中，通常可供使用的器件类型是有限的，这就需要利用逻辑函数的公式和定理，将函数式化成与所用器件逻辑类型相适应的形式，而不一定是最简的与或形式。变换后的逻辑函数式可能既不是由单一的与非运算组成的，也不是由单一的或非运算组成的，而且可能是多级函数式。因此，究竟将函数式化成什么形式最有利，要根据选用哪些类型的电子器件而定。此外，在化简一组多输出逻辑函数时，不应仅以孤立地求出每个函数输出的最简形式为目标，而应通过找出并合理利用共用项，以求得总体最简的化简结果。

鉴于现代的数字电路规模日益庞大，产品更新的周期越来越短，因而使用已有的电路模块组成所需要的逻辑电路已经成为设计人员经常使用的方法。这种方法不仅可以提高设计速度，而且有利于降低设计成本。在后面的章节里还将看到，采用模块电路进行设计时，同样需要将逻辑函数式变换成与所用模块电路相适应的形式。

目前用于数字集成电路设计和 PLD 开发的 EDA 软件中，一般都具备逻辑函数化简和变换的功能。在使用这些 EDA 软件进行设计时，逻辑函数的化简和变换工作都是由计算机完成的。

习题

[题 2.1] 试用列真值表的方法证明下列异或运算公式。

(1) $ A \oplus \mathbb{O} = A $

(2) $ A \oplus \mathbf{1} = A' $

(3) $ A \oplus A = 0 $

(4) $ A \oplus A' = 1 $

(5) $ (A\oplus B)\oplus C=A\oplus(B\oplus C) $ (6) $ A(B\oplus C)=AB\oplus AC $

(7) $ A \oplus B' = (A \oplus B)' = A \oplus B \oplus 1 $

[题2.2] 证明下列逻辑恒等式（方法不限）

(1) $ AB' + B + A'B = A + B $

(2) $ (A+C')(B+D)(B+D')=AB+BC' $

(3) $ ((A+B+C')'C'D')'+(B+C')(AB'D+B'C')=1 $

(4) $ A'B'C' + A(B + C) + BC = (AB'C' + A'B'C + A'BC') $

[题2.3] 已知逻辑函数 $ Y_{1} $ 和 $ Y_{2} $ 的真值表如表P2.3(a)、(b)所示，试写出 $ Y_{1} $ 和 $ Y_{2} $ 的逻辑函数式。

| A | B | C | $ Y_{1} $ |

| --- | --- | --- | --- |

| 0 | 0 | 0 | 1 |

| 0 | 0 | 1 | 1 |

| 0 | 1 | 0 | 0 |

| 0 | 1 | 1 | 0 |

| 1 | 0 | 0 | 1 |

| 1 | 0 | 1 | 1 |

| 1 | 1 | 0 | 0 |

| 1 | 1 | 1 | 1 |

| A | B | C | D | $ Y_{2} $ |

| --- | --- | --- | --- | --- |

| 0 | 0 | 0 | 0 | 0 |

| 0 | 0 | 0 | 1 | 1 |

| 0 | 0 | 1 | 0 | 1 |

| 0 | 0 | 1 | 1 | 0 |

| 0 | 1 | 0 | 0 | 1 |

| 0 | 1 | 0 | 1 | 0 |

| 0 | 1 | 1 | 0 | 0 |

| 0 | 1 | 1 | 1 | 1 |

| 1 | 0 | 0 | 0 | 1 |

| 1 | 0 | 0 | 1 | 0 |

| 1 | 0 | 1 | 0 | 0 |

| 1 | 0 | 1 | 1 | 1 |

| 1 | 1 | 0 | 0 | 0 |

| 1 | 1 | 0 | 1 | 1 |

| 1 | 1 | 1 | 0 | 1 |

| 1 | 1 | 1 | 1 | 0 |

[题 2.4] 已知逻辑函数的真值表如表 P2.4(a)、(b) 所示，试写出对应的逻辑函数式。

[题2.5] 列出下列逻辑函数的真值表。

(1) $ Y_{1}=A'B+BC+ACD' $

(2) $ Y_2 = A'B'CD' + (B \oplus C)'D + AD $

[题 2.6] 写出图 P2.6(a)、(b) 所示电路的输出逻辑函数式。

[题 2.7] 写出图 P2.7(a)、(b) 所示电路的输出逻辑函数式。

[题2.9] 给定逻辑函数 Y 的波形图如图 P2.9 所示，试写出该逻辑函数的真值表和逻辑函数式。

[题 2.10] 将下列各函数式化为最小项之和的形式。

(1) $ Y = A'BC + AC + B'C $

(2) $ Y=AB'C'D+BCD+A'D $

(3) $ Y = A + B + CD $ (4) $ Y = AB + ((BC)' (C' + D')) $

(5) $ Y = LM' + MN' + NL' $ (6) $ Y = ((A \odot B)(C \odot D))' $

[题 2.11] 将下列各式化为最大项之积的形式。

（1） $ Y=(A+B)(A'+B'+C') $

(2) $ Y = AB' + C $

(3) $ Y = A'BC' + B'C + AB'C $

(4) $ Y = BCD' + C + A'D $

(5) $ Y(A,B,C) = \sum m(1,2,4,6,7) $

(6) $ Y(A,B,C,D) = \sum m(0,1,2,4,5,6,8,10,11,12,14,15) $

[题 2.12] 利用逻辑代数的基本公式和常用公式化简下列各式。

(1) $ ACD' + D' $

(2) $ AB'(A+B) $

(3) $ AB^{\prime} + AC + BC $

(4) $ AB(A + B'C) $

(5) $ E^{\prime}F^{\prime}+E^{\prime}F+EF^{\prime}+EF $

$$ ABD\bot AB^{\prime}CD^{\prime}\bot AC^{\prime}DE\bot A $$

(7) $ A'BC + (A + B')C $

(8) $ AC + BC' + A'B $

[题 2.13] 用逻辑代数的基本公式和常用公式将下列逻辑函数化为最简与或形式。

(1) $ Y = AB' + B + A'B $

(2) $ Y = AB'C + A' + B + C' $

(3) $ Y=(A'BC)^{'}+(AB')^{'} $

(4) $ Y = AB' CD + ABD + AC'D $

(5) $ Y = AB'(A'CD + (AD + B'C')')(A' + B) $

(6) $ Y = AC(C'D + A'B) + BC((B' + AD)' + CE)' $

(7) $ Y = AC' + ABC + ACD' + CD $

(8) $ Y = A + (B + C')'(A + B' + C)(A + B + C) $

(9) $ Y = BC' + ABC'E + B'(A'D' + AD)' + B(AD' + A'D) $

(10) $ Y = AC + AC'D + AB'E'F + B(D \oplus E) + BC'DE' + BC'D'E + ABE'F $

[题 2.14] 写出图 P2.14 中各卡诺图所表示的逻辑函数式。

[题 2.15] 用卡诺图化简法化简以下逻辑函数。

(1) $ Y_{1}=C+ABC $

(2) $ Y_{2}=AB'C+BC+A'BC'D $

(3) $ Y_3(A,B,C) = \sum m(1,2,3,7) $

$$ Y_{4}(A,B,C,D)=\textstyle\sum m(0,1,2,3,4,6,8,9,10,11,14) $$

[题 2.16] 用卡诺图化简法将下列函数化为最简与或形式。

(1) $ Y = ABC + ABD + C'D' + AB'C + A'CD' + AC'D $

(2) $ Y = AB' + A'C + BC + C'D $

(3) $ Y = A'B' + BC' + A' + B' + ABC $

(4) $ Y = A'B' + AC + B'C $

(5) $ Y = AB'C' + A'B' + A'D + C + BD $

(6) $ Y(A,B,C) = \sum m(0,1,2,5,6,7) $

(7) $ Y(A,B,C,D) = \sum m(0,1,2,5,8,9,10,12,14) $

(8) $ Y(A,B,C) = \sum m(1,4,7) $

[题2.17] 化简下列逻辑函数（方法不限）。

(1) $ Y = AB' + A'C + C'D' + D $

(2) $ Y = A'(CD' + C'D) + BC'D + AC'D + A'CD' $

(3) $ Y = \left( (A' + B')D) \right)' + (A'B' + BD) C' + A'C'BD + D' $

(4) $ Y = AB'D + A'B'C'D + B'CD + (AB'+C)' $ ( $ B+D $)

(5) $ Y = (AB'C'D + AC'DE + B'DE' + AC'D'E)' $

[题 2.18] 写出图 P2.18 中各逻辑图的逻辑函数式，并化简为最简与或式。

[题 2.19] 对于互相排斥的一组变量 A、B、C、D、E，（即任何情况下，A、B、C、D、E 不可能有两个或两个以上同时为 1），试证明 $ AB'C'D'E'=A, A'BC'D'E'=B, A'B'CD'E'=C, A'B'C'DE'=D, A'B'C'D'E=E $。

[题 2.20] 将下列具有约束项的逻辑函数化为最简与或形式。

(1) $ Y_1 = AB'C' + ABC + A'B'C + A'BC' $

给定约束条件为 $ A'B'C' + A'BC = 0 $

(2) $ Y_{2}=(A+C+D)^{\prime}+A^{\prime}B^{\prime}CD^{\prime}+AB^{\prime}C^{\prime}D $，给定约束条件为 $ AB^{\prime}CD^{\prime}+AB^{\prime}CD+ABC^{\prime}D^{\prime}+ABC^{\prime}D+ABCD^{\prime}+ABCD=0 $

(3) $ Y_{3}=CD'(A\oplus B)+A'BC'+A'C'D $，给定约束条件为 $ AB+CD=0 $

(4) $ Y_{4}=(AB'+B)CD'+((A+B)(B'+C))' $，给定约束条件为

$$ \begin{aligned}ABC+ABD+ACD+BCD=\mathbf{0}\end{aligned} $$

[题 2.21] 将下列具有无关项的逻辑函数化为最简的与或逻辑式。

$$ Y_{1}(A,B,C)=\textstyle\sum m(0,1,2,4)+d(5,6) $$

$$ Y_{2}(A,B,C)=\;\Sigma m(1,2,4,7)+d(3,6) $$

$$ Y_{x}(A,B,C,D)=\varsum m(3,5,6,7,10)+d(0,1,2,4,8) $$

$$ Y_{4}(A,B,C,D)=\sum m(2,3,7,8,11,14)+d(0,5,10,15) $$

[题 2.22] 试证明两个逻辑函数间的与、或、异或运算可以通过将它们的卡诺图中对应的最小项做与、或、异或运算来实现，如图 P2.22 所示。

[题 2.23] 利用卡诺图之间的运算（参见上题）将下列逻辑函数化为最简与或式。

$$ (1)\quad Y=\left(AB+A^{\prime}C+B^{\prime}D\right)\left(AB^{\prime}C^{\prime}D+A^{\prime}CD+BCD+B^{\prime}C\right) $$

$$ (2)\ Y=\left(A^{\prime}B^{\prime}C+A^{\prime}BC^{\prime}+AC\right)\left(AB^{\prime}C^{\prime}D+A^{\prime}BC+CD\right) $$

$$ (3)\quad\boldsymbol{Y}=(\boldsymbol{A}^{\prime}\boldsymbol{D}^{\prime}+\boldsymbol{C}^{\prime}\boldsymbol{D}+\boldsymbol{C}\boldsymbol{D}^{\prime})\oplus(\boldsymbol{A}\boldsymbol{C}^{\prime}\boldsymbol{D}^{\prime}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}+\boldsymbol{A}^{\prime}\boldsymbol{D}+\boldsymbol{C}\boldsymbol{D}) $$

$$ (4)\ Y=(A^{\prime}C^{\prime}D^{\prime}+B^{\prime}D^{\prime}+B D)\oplus(A^{\prime}B D^{\prime}+B^{\prime}D+B C D^{\prime}) $$

[题2.24] 化简下列一组多输出逻辑函数。要求尽可能利用共用项，将这一组逻辑函数从总体上化为最简，并将化简结果与 $ Y_{1},Y_{2} $各自独立化简的结果进行比较。

$$ Y_{1}(A,B,C,D)=\bigsqcup m\left(0,1,8,9,10,12,13,14\right) $$

$$ Y_{2}(A,B,C,D)=\textstyle\sum m(0,1,2,3,6,7,10,14) $$

[题2.25] 化简下列一组多输出逻辑函数。要求尽可能利用共用项，将这一组逻辑函数从总体上化为最简，并将化简结果与 $ Y_{1} $、 $ Y_{2} $和 $ Y_{3} $各自独立化简的结果进行比较。

$$ Y_{1}(A,B,C,D)=\textstyle\sum m(0,8,9,10,11,14,15) $$

$$ Y_{2}(A,B,C,D)=\textstyle\sum m(0,2,3,6,7,10,11,12,13,15) $$

$$ Y_{3}(A,B,C,D)=\textstyle\sum m(0,1,3,5,7,10,11,12,13,14,15) $$

[题 2.26] 将下列逻辑函数式化为与非-与非形式，并画出全部由与非逻辑单元组成的逻辑电路图。

(1) $ Y = AB + BC + AC $ (2) $ Y = (A' + B)(A + B')C + (BC)' $

(3) $ Y=(ABC'+AB'C+A'BC)' $ (4) $ Y=A(BC)^{'}+((AB')^{'}+A'B'+BC) $

[题 2.27] 将下列逻辑函数化为或非-或非形式，并画出全部用或非逻辑单元组成的逻辑电路图。

(1) $ Y = AB'C + BC' $

(2) $ Y = (A + C)(A' + B + C')(A' + B' + C) $

(3) $ Y = (ABC' + B'C')'D' + A'B'D $

(4) $ Y = ((CD')'(BC)'(ABC)'D') $

内容提要

本章系统地讲述了数字集成电路中的基本逻辑单元电路——门电路。

由于门电路中的二极管和三极管经常工作在开关状态，所以首先介绍了它们在开关状态下的工作特性。然后，重点讨论了目前广泛使用的CMOS门电路和TTL门电路。对于每一种门电路，除了讲解它们的工作原理和逻辑功能以外，还着重介绍了它们作为电子器件的电气特性，特别是输入特性和输出特性，以便为实际使用这些器件打下必要的基础。最后，也对ECL电路和BiCMOS电路作了简单介绍。

3.1 概述

用以实现基本逻辑运算和复合逻辑运算的单元电路称为门电路（Gate Circuit）或逻辑门（Logic Gate）。门电路是数字集成电路中最基本的逻辑单元。与上一章里所讲的基本逻辑运算和复合逻辑运算相对应，常用的门电路在逻辑功能上有与门、或门、非门、与非门、或非门、与或非门、异或门等几种。

在电子电路中，用高、低电平分别表示二值逻辑的1和0两种逻辑状态。获得高、低输出电平的基本原理可以用图3.1.1中的两个电路说明。在图3.1.1(a)所示的单开关电路中，当开关

S断开时，输出电压 $ v_{0} $为高电平 $ (V_{cc}) $；而当S接通以后，输出便为低电平（等于零）。开关S是用半导体三极管组成的。只要能通过输入信号 $ v_{1} $控制三极管工作在截止和导通两个状态，它们就可以起到图中开关S的作用。

单开关电路的主要缺点是功耗比较大。当 S 导通使 $ v_{0} $ 为低电平时，电源电压全部加在电阻 R 上，消耗在 R 上的功率为 $ V_{\mathrm{DD}}^{2}/R $。为了克服这个缺点，将单开关电路中的电阻用另外一个开关代替，就形成了图 3.1.1(b) 所示的互补开关电路。在互补开关电路中， $ S_{1} $ 和 $ S_{2} $ 两个开关虽然受同一个输入信号 $ v_{1} $ 控制，但它们的开关状态是相反的。当 $ v_{1} $ 使 $ S_{2} $ 接通的同时，使 $ S_{1} $ 断开，则 $ v_{0} $ 为低电平；当 $ v_{1} $ 使 $ S_{1} $ 接通的同时，使 $ S_{2} $ 断开，则 $ v_{0} $ 为高电平。因为无论 $ v_{0} $ 是高电平还是低电平， $ S_{1} $ 和 $ S_{2} $ 总有一个是断开的，所以流过 $ S_{1} $ 和 $ S_{2} $ 的电流始终为零，电路的功耗极小。因此，这种互补式的开关电路在数字集成电路中得到了广泛应用。

以高、低电平表示两种不同逻辑状态时，有两种定义方法。如果以高电平表示逻辑1，以低

电平表示逻辑0，则称这种表示方法为正逻辑。反之，若以高电平表示逻辑0，而以低电平表示逻辑1，则称这种表示方法为负逻辑，如图3.1.2所示。今后除非特殊说明，本书中一律采用正逻辑。

因为在实际工作时只要能区分出来高、低电平就可以知道它所表示的逻辑状态了，所以高、低电平都有一个允许的范围，如图3.1.2所示。正因为如此，在数字电路中无论是对元、器件参数精度的要求还是对供电电源稳定度的要求，

都比模拟电路要低一些。而提高数字电路的运算精度可以通过增加数字信号的位数达到。

用以实现基本逻辑运算和复合逻辑运算的单元电路称为门电路。与上一章里所讲的基本逻辑运算和复合逻辑运算相对应，常用的门电路在逻辑功能上有与门、或门、非门、与非门、或非门、与或非门、异或门等几种。由于任何复杂的逻辑运算都可以用这些门电路的基本逻辑运算组合而成，所以这些门电路也自然地成为数字集成电路中的基本单元。

在最初的数字逻辑电路中，每个门电路都是用若干个分立的半导体器件和电阻、电容连接而成的。不难想象，用这种单元电路组成大规模的数字电路是非常困难的，这就严重地制约了数字电路的普遍应用。

1961 年美国得克萨斯仪器公司 (TI) 率先将数字电路的元、器件制作在同一片硅片上，制成了集成电路 (Integrated Circuits，简称为 IC)。由于集成电路的体积小、重量轻、可靠性高，因而在数字电路的大多数应用领域里迅速取代了分立器件电路。随着集成电路工艺水平的不断进步，集成电路的集成度也不断提高。今天我们已经可以把十分复杂的数字系统制作在一个很小的硅片上，构成“片上系统”(System on Chip，简称 SOC)。

根据集成度的高、低，可以将数字集成电路划分为小规模集成电路（Small Scale Integration，简称为SSI）、中规模集成电路（Medium Scale Integration，简称为MSI）、大规模集成电路（Large Scale Integration，简称为LSI）、超大规模集成电路（Very Large Scale Integration，简称为VLSI）和甚大规模集成电路（Ultra Large Scale Integration，简称为ULSI）。通常认为SSI电路包含的门电路不超过10个，MSI电路中包含的门电路数目为10~100个，LSI电路中包含的门电路数目为100~10000个，VLSI电路中包含的门电路数目为10000~100000个，ULSI电路包含的门电路数目在

100 000 个以上。

从制造工艺的类型上又可以将数字集成电路分为双极型、单极型和混合型三种。在数字集成电路发展的历史过程中，首先得到推广应用的是双极型的TTL电路。然而TTL电路存在着一个严重的缺点，就是功耗比较大。因此，TTL电路只能制成小规模和中规模的集成电路。

在单极型数字集成电路当中，目前用得最多的要属 CMOS 集成电路了。CMOS 集成电路是“互补金属-氧化物半导体（Complementary Metal-Oxide Semiconductor，简称 CMOS）集成电路”的简称。它出现于 20 世纪 60 年代后期，由于使用了单极型的 MOS 管，所以属于单极型集成电路。CMOS 电路最突出的优点是功耗极低，非常适合于制作大规模集成电路，而降低功耗对于各种便携式电子设备尤为重要。因此，CMOS 电路便逐渐取代了 TTL 电路而成为数字集成电路的主流产品。

此外，还可以根据逻辑功能的特点将数字集成电路产品分为标准化系列逻辑器件、专用集成电路和可编程逻辑器件（PLD）几种类型。每一种标准化系列逻辑器件和专用集成电路内部电路的连接是固定的，所以它们的逻辑功能也是固定不变的。而可编程逻辑器件则不同，它们内部单元之间的连接是通过“写入”编程数据来确定的。因此，写入不同的编程数据就可以得到不同的逻辑功能。

3.2 半导体二极管门电路

3.2.1 半导体二极管的开关特性

由于半导体二极管(Diode)具有单向导电性，即外加正向电压时导通，外加反向电压时截止，所以它相当于一个受外加电压极性控制的开关。用它取代图3.1.1中的开关S，可以得到图3.2.1所示的二极管开关电路。

假定输入信号的高电平 $ V_{IH}=V_{CC} $，低电平 $ V_{IL}=0 $，并假定二极管 D 为理想开关元件，即正向导通电阻为 0，反向内阻为无穷大，则当 $ v_{1}=V_{IH} $ 时，D 截止， $ v_{0}=V_{OH}=V_{CC} $；而当 $ v_{1}=V_{IL}=0 $ 时，D 导通， $ v_{0}=V_{OL}=0 $。

因此，可以用 $ v_{1} $的高、低电平控制二极管的开关状态，并在输出端得到相应的高、低电平输出信号。

然而，我们在分析各种实际的二极管电路时发现，由于二极管的特性并不是理想的开关特性，所以并不是任何时候都能满足上面对二极管特性所做的假定。根据半导体物理理论得知，二极管的特性可以近似地用式（3.2.1）的PN结方程和图3.2.2所示的伏安特性曲线描述，即

$$ i=I_{\mathrm{s}}(\mathrm{e}^{v/V_{\mathrm{T}}}-1) $$

其中 i 为流过二极管的电流, v 为加到二极管两端的电压, $ V_{T}=\frac{nkT}{q} $。这里的 k 为玻尔兹曼常数, T 为热力学温度, q 为电子电荷。n 是一个修正系数。对于一般分立器件二极管的缓变结, n≈2; 而对于一般数字集成电路中的 PN 结, n≈1。常温下 (即结温为 $ 27\ ^{\circ}C $, T=300 K) $ V_{T}\approx26\ mV $。式中的 $ I_{s} $ 称为反向饱和电流, 它和二极管的材料、工艺和几何尺寸有关, 对每只二极管是一个定值。

由式（3.2.1）和图3.2.2所示的曲线不难看出，实际的半导体二极管反向电阻不是无穷大，正向电阻也不是0。而且，电压和电流之间是非线性关系。此外，由于存在着PN结表面的漏电阻以及半导体的体电阻，所以真正的二极管的伏安特性与式（3.2.1）所给出的曲线略有差异。

在分析二极管组成的电路时，虽然可以选用精确的二极管模型电路并通过计算机辅助分析求出准确的结果，然而在多数情况下，需要通过近似的分析迅速判断二极管的开关状态。为此，经常需要利用近似的简化特性，以简化分析和计算过程。

图 3.2.3 给出了二极管的三种近似的伏安特性曲线和对应的等效电路。

当外电路的等效电源 $ V_{CC} $ 和等效电阻 $ R_{L} $ 都很小时，二极管的正向导通压降和正向电阻都不能忽略，这时可以用图3.2.3(a)中的折线作为二极管的近似特性，并得到如图3.2.3(a)中所示的等效电路。

当二极管的正向导通压降和外加电源电压相比不能忽略，而与外接电阻相比二极管的正向电阻可以忽略时，可采用图3.2.3（b）中所示的近似特性和等效电路。当加到二极管两端的电压

于 $ V_{ON} $时，流过二极管的电流近似地看作为0。当外加电压大于 $ V_{ON} $以后，二极管导通，而且电

流增加时二极管两端的电压基本不变，仍等于 $ V_{ON} $。在下面将要讨论到的开关电路中，多数都符合这种工作条件（即外加电源电压较低而外接电阻较大），因此经常采用这种近似方法。

当二极管的正向导通压降和正向电阻与电源电压和外接电阻相比均可忽略时，可以将二极管看作理想开关，用图3.2.3(c)中与坐标轴重合的折线近似代替二极管的伏安特性。

在动态情况下，亦即加到二极管两端的电压突然反向时，电流的变化过程如图3.2.4所示。由于外加电压由反向突然变为正向时，要等到PN结内部建立起足够的电荷梯度后才开始有扩散电流形成，因而正向导通电流的建立要稍

微滞后一点。当外加电压突然由正向变为反向时，因为PN结内尚有一定数量的存储电荷，所以有较大的瞬态反向电流流过，如图3.2.4所示。随着存储电荷的消散，反向电流迅速衰减并趋近于稳态时的反向饱和电流。瞬态反向电流的大小和持续时间的长短取决于正向导通时电流的大小、反向电压和外电路电阻的阻值，而且与二极管本身的特性有关。

反向电流持续的时间用反向恢复时间 $ t_{re} $ 来定量描述。 $ t_{re} $ 是指反向电流从它的峰值衰减到峰值的十分之一所经过的时间。由于 $ t_{re} $ 的数值很小，在几纳秒以内，所以用普通的示波器不容易看到反向电流的瞬态波形。

复习思考题

R3.2.1 为什么在图3.2.3中给出了三种不同形式的二极管等效电路？它们各适用于什么场合？

3.2.2 二极管与门

最简单的与门可以用二极管和电阻组成。图3.2.5所示是有两个输入端的与门电路，图中A、B为两个输入变量，Y为输出变量。

设 $ V_{CC}=5\ V $，A、B 输入端的高、低电平分别为 $ V_{IH}=3\ V $， $ V_{IL}=0\ V $，二极管 $ D_{1} $、 $ D_{2} $ 的正向导通压降 $ V_{DF}=0.7\ V $。由图可见，A、B 当中只要有一个是低电平 0 V，则必有一个二极管导通，使 Y 为 0.7 V。只有 A、B 同时为高电平 3 V 时，Y 才为 3.7 V。将输出与输入逻辑电平的关系列表，即得表 2.3.1。

如果规定 3 V 以上为高电平，用逻辑 1 表示；

0.7 V 以下为低电平，用逻辑 0 表示，则可将表 3.2.1 改写成表 3.2.2 的真值表。显然，Y 和 A、B 是与逻辑关系。通常也用与逻辑运算的图形符号作为与门电路的逻辑符号。

这种与门电路虽然很简单，但是存在着严重的缺点。首先，输出的高、低电平数值和输入的高、低电平数值不相等，相差一个二极管的导通压降。如果把这个门的输出作为下一级门的输入信号，将发生信号高、低电平的偏移。其次，当输出端对地接上负载电阻时，负载电阻的改变有时会影响输出的高电平。因此，这种二极管与门电路仅用作集成电路内部的逻辑单元，而不用在集成电路的输出端直接去驱动负载电路。

3.2.3 二极管或门

最简单的或门电路如图3.2.6所示，它也是由二极管和电阻组成的。图中A、B是两个输入变量，Y是输出变量。

若输入的高、低电平分别为 $ V_{in}=3\ V $、 $ V_{IL}=0\ V $，二极管 $ D_{1} $、 $ D_{2} $ 的导通压降为0.7 V，则只要 A、B 当中有一个是高电平，输出就是2.3 V。只有当 A、B 同时为低电平时，输出才是0 V。因此，可以列出表3.2.3的电平关系表。如果规定高于2.3 V为高电平，用逻辑1表示；而低于0 V为低电平，用逻辑0表示，则可将表3.2.3改写为表3.2.4所示的真值表。显然，Y和A、B之间是或逻辑关系。

二极管或门同样存在着输出电平偏移的问题，所以这种电路结构也只用于集成电路内部的逻辑单元。可见，仅仅用二极管门电路无法制作具有标准化输出电平的集成电路。

复习思考题

R3.2.2 为什么不宜将多个二极管门电路串联起来使用？

3.3 CMOS 门电路

3.3.1 MOS 管的开关特性

在 CMOS 集成电路中，以金属-氧化物-半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，简称 MOS 管）作为开关器件。

一、 MOS 管的结构和工作原理

图3.3.1所示是MOS管的结构示意图和符号。在P型半导体衬底（图中用B标示）上，制作两个高掺杂浓度的N型区，形成MOS管的源极S（Source）和漏极D（Drain）。第三个电极称为栅极G（Gate），通常用金属铝或多晶硅制作。栅极和衬底之间被二氧化硅绝缘层隔开，绝缘层的厚度极薄，在0.1μm以内。

如果在漏极和源极之间加上电压 $ v_{DS} $，而令栅极和源极之间的电压 $ V_{GS}=0 $，则由于漏极和源极之间相当于两个 PN 结背向地串联，所以 D-S 间不导通， $ i_{D}=0 $。

当栅极和源极之间加有正电压 $ v_{GS} $，而且 $ v_{GS} $ 大于某个电压值 $ V_{GS(th)} $ 时，由于栅极与衬底间电场的吸引，使衬底中的少数载流子——电子聚集到栅极下面的衬底表面，形成一个 N 型的反型层。这个反型层就构成了 D-S 间的导电沟道，于是有 $ i_{D} $ 流通。 $ V_{GS(th)} $ 称为 MOS 管的开启电压。因为导电沟道属于 N 型，而且在 $ v_{GS}=0 $ 时不存在导电沟道，必须加以足够高的栅极电压才有导电沟道形成，所以将这种类型的 MOS 管称为 N 沟道增强型 MOS 管。

随着 $ v_{GS} $ 的升高，导电沟道的截面积也将加大， $ i_{D} $ 增加。因此，可以通过改变 $ v_{GS} $ 控制 $ i_{D} $ 的大小。

为防止有电流从衬底流向源极和导电沟道，通常将衬底与源极相连，或将衬底接到系统的最低电位上。

二、 MOS 管的输入特性和输出特性

若以栅极-源极间的回路为输入回路，以漏极-源极间的回路为输出回路，则称为共源接法，如图3.3.2(a)所示。由图3.3.1可见，栅极和衬底间被二氧化硅绝缘层所隔离，在栅极和源极间加上电压 $ v_{GS} $以后，不会有栅极电流流通，可以认为栅极电流等于零。因此，就不必要再画输入特性曲线来表示了。

图3.3.2(b)给出了共源极接法下的输出特性曲线。这个曲线又称为MOS管的漏极特性曲线。

漏极特性曲线分为三个工作区。当 $ v_{GS}

当 $ v_{GS} > V_{GS(th)} $ 以后，D-S 间出现导电沟道，有 $ i_{D} $ 产生。曲线上 $ v_{GS} > V_{GS(th)} $ 的部分又可分成两个区域。

图3.3.2(b)所示漏极特性上虚线左边的区域称为可变电阻区。在这个区域里，当 $ v_{GS} $一定时， $ i_{D} $与 $ v_{DS} $之比近似地等于一个常数，具有类似于线性电阻的性质。等效电阻的大小和 $ v_{GS} $的数值有关。在 $ v_{DS}\approx0 $时，MOS导通电阻 $ R_{ON} $和 $ v_{GS} $的关系由下式给出

$$ R_{on}\left|\begin{array}{c}1\\v_{ps}=0\end{array}\right.=\frac{1}{2K(v_{GS}-V_{GS(th)})} $$

上式表明，在 $ v_{GS} \gg V_{GS(th)} $ 的情况下， $ R_{ON} $ 近似地与 $ v_{GS} $ 成反比。为了得到较小的导通电阻，应取尽可能大的 $ v_{GS} $ 值。

图3.3.2(b)中漏极特性曲线上虚线以右的区域称为恒流区。恒流区里漏极电流 $ i_{D} $的大小基本上由 $ v_{GS} $决定， $ v_{DS} $的变化对 $ i_{D} $的影响很小。 $ i_{D} $与 $ v_{GS} $的关系由下式给出

$$ i_{\mathrm{D}}=I_{\mathrm{DS}}\left(\frac{v_{\mathrm{GS}}}{V_{\mathrm{GS}(\mathrm{th})}}-1\right)^{2} $$

其中 $ I_{DS} $ 是 $ v_{GS}=2V_{GS(th)} $ 时的 $ i_{D} $ 值。

不难看出，在 $ v_{GS} \gg V_{GS(th)} $ 的条件下， $ i_{D} $ 近似地与 $ v_{GS}^{2} $ 成正比。表示 $ i_{D} $ 与 $ v_{GS} $ 关系的曲线称为 MOS 管的转移特性曲线，如图 3.3.3 所示。这条曲线也可以从漏极特性曲线做出。在恒流区中 $ v_{DS} $ 为不同数值时对转移特性的影响不大。

三、 MOS 管的基本开关电路

以 MOS 管取代图 3.1.1(a) 中的开关 S，便得到了图 3.3.4 所示的 MOS 管开关电路。

当 $ v_{1}=v_{GS}

当 $ v_1 > V_{GS(th)} $ 并且在 $ v_D $ 较高的情况下，MOS 管工作在恒流区，随着 $ v_1 $ 的升高 $ i_D $ 增加，而 $ v_0 $ 随之下降。由于 $ i_D $ 与 $ v_1 $ 变化量之比不是正比关系，所以 $ v_1 $ 为不同数值下 $ \Delta v_0 $ 与 $ \Delta v_1 $ 之比（即电压放大倍数）也不是常数。这时电路工作在放大状态。

当 $ v_1 $ 继续升高以后，MOS 管的导通内阻 $ R_{ON} $ 变得很小（通常在 $ 1\ k\Omega $ 以内，有的甚至可以小于 $ 10\ \Omega $），只要 $ R_D \gg R_{ON} $，则开关电路的输出端将为低电平 $ V_{OL} $，且 $ V_{OL} \approx 0 $。这时 MOS 管的 D-S 间相当于一个闭合的开关。

综上所述，只要电路参数选择得合理，就可以做到输入为低电平时 MOS 管截止，开关电路输出高电平；而输入为高电平时 MOS 管导通，开关电路输出低电平。

四、 MOS 管的开关等效电路

由于 MOS 管截止时漏极和源极之间的内阻 $ R_{OFF} $ 非常大，所以截止状态下的等效电路可以用断开的开关代替，如图 3.3.5(a) 所示。MOS 管导通状态下的内阻 $ R_{ON} $ 约在 1 kΩ 以内，而且与 $ v_{GS} $ 的数值有关。因为这个电阻阻值有时不能忽略不计，所以在图 3.3.5(b) 导通状态的等效电路中画出了导通电阻 $ R_{ON} $。

图中的 $ C_{1} $ 代表栅极的输入电容。 $ C_{1} $ 的数值约为几皮法。由于开关电路的输出端不可避免地会带有一定的负载电容，所以在动态工作情况下（即 $ v_{1} $ 在高、低电平间跳变时），漏极电流 $ i_{D} $

的变化和输出电压 $ v_{DS} $ 的变化都将滞后于输入电压的变化。

五、 MOS 管的四种类型

1. N 沟道增强型

前面已经提及，图3.3.1中的MOS管属于N沟道增强型。这种类型的MOS管采用P型衬底，导电沟道是N型。在 $ v_{GS}=0 $时没有导电沟道，开启电压 $ V_{GS(th)} $为正。工作时使用正电源，同时应将衬底接源极或者接到系统的最低电位上。

在图3.3.1给出的符号中，用D-S间断开的线段表示 $ V_{GS}=0 $时没有导电沟道，即MOS管为增强型。衬底B上的箭头指向MOS管内部，表示导电沟道为N型。栅极引出端画在靠近源极一侧。

2. P 沟道增强型

图3.3.6是P沟道增强型MOS管的结构示意图和符号。它采用N型衬底，导电沟道为P型。 $ v_{GS}=0 $时不存在导电沟道，只有在栅极上加以足够大的负电压时，才能把N型衬底中的少数载流子——空穴吸引到栅极下面的衬底表面，形成P型的导电沟道。因此，P沟道增强型MOS管的开启电压 $ V_{GS(th)} $为负值。这种MOS管工作时使用负电源，同时需将衬底接源极或接至系统的最高电位上。

P 沟道增强型 MOS 管的符号如图 3.3.6 中所示，其中衬底上指向外部的箭头表示导电沟道为 P 型。

图3.3.7是P沟道增强型MOS管的漏极特性。用P沟道增强型MOS管接成的开关电路如图3.3.8所示。当 $ v_{1}=0 $时，MOS管不导通，输出为低电平 $ V_{OL} $。只要 $ R_{D} $远小于MOS管的截止内阻 $ R_{OFF} $，则 $ V_{OL} \approx -V_{DD} $。

当 $ v_{1}

3. N 沟道耗尽型

N 沟道耗尽型 MOS 管的结构形式与 N 沟道增强型 MOS 管的相同，都采用 P 型衬底，导电沟道为 N 型。所不同的是在耗尽型 MOS 管中，栅极下面的二氧化硅绝缘层中掺进了一定浓度的正离子。这些正离子所形成的电场足以将衬底中的少数载流子——电子吸引到栅极下面的衬底表面，在 D-S 间形成导电沟道。因此，在 $ v_{GS}=0 $ 时就已经有导电沟道存在了。 $ v_{GS} $ 为正时导电沟道变宽， $ i_{D} $ 增大； $ v_{GS} $ 为负时导电沟道变窄， $ i_{D} $ 减小。直到 $ v_{GS} $ 小于某一个负电压值 $ V_{GS(off)} $ 时，导电沟道才消失，MOS 管截止。 $ V_{GS(off)} $ 称为 N 沟道耗尽型 MOS 管的夹断电压。

图3.3.9是N沟道耗尽型MOS管的符号，图中D-S间是连通的，表示 $ v_{GS}=0 $时已有导电沟道存在。其余部分的画法和增强型MOS管相同。

在正常工作时，N 沟道耗尽型 MOS 管的衬底同样应接至源极或系统的最低电位上。

4. P 沟道耗尽型

P 沟道耗尽型 MOS 管与 P 沟道增强型 MOS 管的结构形式相同，也是 N 型衬底，导电沟道为 P 型。所不同的是在 P 沟道耗尽型 MOS 管中， $ v_{GS}=0 $ 时已经有导电沟道存在了。当 $ v_{GS} $ 为负时导电沟道进一步加宽， $ i_{D} $ 的绝对值增加；而 $ v_{GS} $ 为正时导电沟道变窄， $ i_{D} $ 的绝对值减小。当 $ v_{GS} $ 的正电压大于夹断电压 $ V_{GS(off)} $ 时，导电沟道消失，管子截止。

图 3.3.10 是 P 沟道耗尽型 MOS 管的符号。工作时应将它的衬底和源极相连，或将衬底接至系统的最高电位上。

四种类型 MOS 管的比较见表 3.3.1。

型 MOS 管的符号

型 MOS 管的符号

| MOS 管类型 | 衬底材料 | 导电沟道 | 开启电压 | 夹断电压 | 电压极性 | 标准符号 | 简化符号 | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ v_{DS} $ | $ v_{GS} $ | | | | | | | |

| N 沟道增强型 | P 型 | N 型 | + | | + | + | | |

| P 沟道增强型 | N 型 | P 型 | - | | - | - | | |

| N 沟道耗尽型 | P 型 | N 型 | | - | + | $ \pm $ | | |

| P 沟道耗尽型 | N 型 | P 型 | | + | - | $ \mp $ | | |

复习思考题

R3.3.1 在什么条件下才可以将图3.3.4中的MOS管近似地看作一个理想开关？

R3.3.2 N 沟道增强型 MOS 管和 P 沟道增强型 MOS 管在导通状态下 $ V_{GS} $ 和 $ V_{DS} $ 的极性有何不同？

R3.3.3 什么是开启电压 $ V_{GS(th)} $？什么是夹断电压 $ V_{GS(off)} $？

3.3.2 CMOS 反相器的电路结构和工作原理

CMOS 反相器（亦称为非门）的电路结构是 CMOS 电路的基本结构形式。同时，CMOS 反相

器和下面将会介绍到的 CMOS 传输门又是构成复杂 CMOS 逻辑电路的两种基本单元。因此，我们需要对 CMOS 反相器的工作原理和电气特性做比较全面和深入的分析。

一、 CMOS 反相器的电路结构

CMOS 反相器的基本电路结构形式为图 3.3.11 所示的有源负载反相器，其中 $ T_{1} $ 是 P 沟道增强型 MOS 管， $ T_{2} $ 是 N 沟道增强型 MOS 管。

如果 $ T_{1} $ 和 $ T_{2} $ 的开启电压分别为 $ V_{GS(th)P} $ 和 $ V_{GS(th)N} $，同时令 $ V_{DD} > V_{GS(th)N} + \left|V_{GS(th)P}\right| $，那么当 $ v_{1} = V_{IL} = 0 $ 时，有

$$ \left\{\begin{aligned}&\left|v_{GS1}\right|=V_{DD}>\left|V_{GS(th)P}\right|\quad( 且 v_{GS1} 为负 )\\ &v_{GS2}=0

故 $ T_{1} $ 导通，而且导通内阻很低（在 $ \left|v_{GS1}\right| $ 足够大时可小于 $ 1\ k\Omega $）；而 $ T_{2} $ 截止，内阻很高（可达 $ 10^{8} \sim 10^{9}\ \Omega $）。因此，可以用图 3.3.11（c）近似的等效电路表示此时电路的工作状态，输出为高电平 $ V_{OH} $，且 $ V_{OH} \approx V_{DD} $。

当 $ v_{1}=V_{OH}=V_{DD} $时，则有

$$ \left\{\begin{aligned}v_{\mathrm{GS}1}&=0<\left|\begin{array}{c}V_{\mathrm{GS}(\mathrm{th})\mathrm{P}}\end{array}\right|\\ v_{\mathrm{GS}2}&=V_{\mathrm{DD}}>V_{\mathrm{GS}(\mathrm{th})\mathrm{N}}\end{aligned}\right. $$

故 $ T_{1} $ 截止而 $ T_{2} $ 导通，输出为低电平 $ V_{OL} $，且 $ V_{OL} \approx 0 $ 。电路的工作状态可以用图 3.3.11(d) 近似的等效电路表示。

可见，输出与输入之间为逻辑非的关系。正因为如此，通常也将非门称为反相器（Inverter）。

无论 $ v_{1} $ 是高电平还是低电平， $ T_{1} $ 和 $ T_{2} $ 总是工作在一个导通而另一个截止的状态，即所谓互补状态，所以把这种电路结构形式称为互补对称式金属-氧化物-半导体电路（Complementary-Symmetry Metal-Oxide-Semiconductor Circuit，简称 CMOS 电路）。

由于静态卜无论 $ v_{1} $是高电平还是低电平， $ T_{1} $和 $ T_{2} $总有一个是截止的，而且截止内阻又极高，流过 $ T_{1} $和 $ T_{2} $的静态电流极小，因而CMOS反相器的静态功耗极小。这是CMOS电路最突出的一大优点。

二、 电压传输特性和电流传输特性

在图 3.3.11 (b) 所示的 CMOS 反相器电路中，设 $ V_{DD} > V_{GS(th)N} + |V_{GS(th)P}| $，且 $ V_{GS(th)N} = |V_{GS(th)P}| $， $ T_{1} $ 和 $ T_{2} $ 具有同样的导通内阻 $ R_{ON} $ 和截止内阻 $ R_{OFF} $，则输出电压随输入电压变化的曲线，亦即电压传输特性如图 3.3.12 所示。

当反相器工作于电压传输特性的 AB 段时，由于 $ v_{1} < V_{GS(th)N} $，而 $ \left|v_{GS1}\right| > \left|V_{GS(th)P}\right| $，故 $ T_{1} $ 导通并工作在低内阻的电阻区， $ T_{2} $ 截止，分压的结果使 $ v_{0} = V_{OH} \approx V_{DD} $。

在特性曲线的 CD 段，由于 $ v_{1} > V_{DD} - |V_{GS(th)P}| $，使 $ \left|v_{GS1}\right| < \left|V_{GS(th)P}\right| $，故 $ T_{1} $ 截止。而 $ v_{GS2} > V_{GS(th)N} $， $ T_{2} $ 导通。因此 $ v_{0} = V_{OL} \approx 0 $。

在 BC 段，即 $ V_{\mathrm{GS(th)N}} < v_1 < V_{\mathrm{DD}} - |V_{\mathrm{GS(th)P}}| $ 的区间里， $ v_{GS2} > V_{\mathrm{GS(th)N}} \mid v_{GS1} \mid > |V_{\mathrm{GS(th)P}}| $， $ T_1 $ 和 $ T_2 $ 同时导通。如果 $ T_1 $ 和 $ T_2 $ 的参数完全对称，则 $ v_1 = \frac{1}{2} V_{DD} $ 时两管的导通内阻相等， $ v_0 = \frac{1}{2} V_{DD} $，即工作于电压传输特性转折区的中点。我们将电压

传输特性转折区中点所对应的输入电压称为反相器的阈值电压（threshold voltage），用 $ V_{TH} $表示。因此，CMOS反相器的阈值电压为 $ V_{TH}\approx\frac{1}{2}V_{DD} $。

从图 3.3.12 所示的曲线上还可以看到，CMOS 反相器的电压传输特性上不仅 $ V_{TH}=\frac{1}{2}V_{DD} $，而且转折区的变化率很大，因此它更接近于理想的开关特性。

图3.3.13所示为漏极电流随输入电压而变化的曲线，即所谓电流传输特性。这个特性也可以分成三个工作区。在AB段，因为 $ T_{2} $工作在截止状态，内阻非常高，所以流过 $ T_{1} $和 $ T_{2} $的漏极电流几乎等于零。

在 CD 段，因为 $ T_{1} $ 为截止状态，内阻非常高，所以流过 $ T_{1} $ 和 $ T_{2} $ 的漏极电流也几乎为零。

在特性曲线的 BC 段中， $ T_{1} $ 和 $ T_{2} $ 同时导通，有电流 $ i_{D} $ 流过 $ T_{1} $ 和 $ T_{2} $，而且 $ v_{1}=\frac{1}{2}V_{DD} $ 附近 $ i_{D} $ 最大。考虑到 CMOS 电路的这一特点，在使用这类器件时不应使之长期工作在电流传输特性的 BC 段（即 $ V_{GS(th)N}

三、 输入端噪声容限

从图3.3.12所示的CMOS反相器电压传输特性上可以看到，当输入电压 $ v_{1} $偏离正常的低电平( $ V_{OL}=0 $)而升高时，输出的高电平并不立刻改变。同样，当输入电压 $ v_{1} $偏离正常的高电平( $ V_{OH}=V_{DD} $)而降低时，输出的低电平也不会立刻改变。因此，在保证输出高、低电平基本不变（变化的大小不超过规定的允许限度）的条件下，允许输入信号的高、低电平有一个波动范围，这个范围称为输入端的噪声容限。

图3.3.14 给出了噪声容限的计算方法。因为在将许多门电路互相连接组成系统时，前一级门电路的输出就是后一级门电路的输入，所以根据输出高电平的最小值 $ V_{OH(min)} $ 和输入高电平的最小值 $ V_{IH(min)} $ 便可求得输入为高电平时的噪声容限为

$$ V_{\mathrm{NH}}=V_{\mathrm{OH(min)}}-V_{\mathrm{IH(min)}} $$

同理，根据输出低电平的最大值 $ V_{OL(\max)} $ 和输入低电平的最大值 $ V_{IL(\max)} $ 可求得输入为低电平时的噪声容限为

$$ V_{\mathrm{N L}}=V_{\mathrm{I L}(\max)}-V_{\mathrm{O L}(\max)} $$

在 CMOS 门电路中，当负载为另外的门电路的情况下（负载电流几乎等于零，相当于空载情况），规定 $ V_{OH(min)} = V_{DD} - 0.1 \, V $, $ V_{OL(max)} = V_{SS} + 0.1 \, V $。 $ V_{SS} $ 表示 N 沟道 MOS 管的源极电位。在这个源极接地（电源公共端）的情况下， $ V_{OL(max)} = 0.1 \, V $。

测试结果表明，在输出高、低电平的变化不大于限定的 10% $ V_{DD} $ 情况下，输入信号高、低电平允许的变化量约为 30% $ V_{DD} $。因此得到 $ V_{NH}=V_{NL}\approx30\% V_{DD} $。可见，CMOS 电路的噪声容限大小是和 $ V_{DD} $ 有关的。 $ V_{DD} $ 越高，噪声容限越大。图 3.3.15 中给出了 $ V_{NH} $ 和 $ V_{NL} $ 随 $ V_{DD} $ 变化的情况。不同系列 CMOS 电路的 $ V_{NH} $ 和 $ V_{NL} $ 具体数值可以用式 (3.3.3) 和式 (3.3.4) 求出。

3.3.3 CMOS 反相器的静态输入特性和输出特性

为了正确地处理门电路与门电路、门电路与其他电路之间的连接问题，必须了解门电路输入端和输出端的伏安特性，也就是通常所说的输入特性和输出特性。

一、 输入特性

所谓输入特性，是指从反相器输入端看进去的输入电压与输入电流的关系。

因为 MOS 管的栅极和衬底之间的绝缘介质非常薄（约 $ 1\ 000\ \text{A} $），极易被击穿（耐压约 $ 100\ V $），所以必须采取保护措施，防止因接触到带静电电荷物体时发生静电放电而损坏。

在目前生产的 CMOS 集成电路中都采用了各种形式的输入保护电路，图 3.3.16 所示的保护电路就是常用的两种。在 74HC 系列的 CMOS 器件中，多采用类似于图 3.3.16(a) 所示的输入保护电路（实际的电路有时更复杂一些）。图中的 $ D_{1} $ 和 $ D_{2} $ 都是双极型二极管，它们的正向导通压降 $ V_{DF}=0.5\sim0.7 $ V，反向击穿电压约为 30 V。由于 $ D_{2} $ 是在输入端的 N 型扩散电阻区和 P 型衬底间自然形成的，是一种所谓分布式二极管结构，所以在图 3.3.16(a) 中用一条虚线和两端的两个二极管表示。这种分布式二极管结构可以通过较大的电流。 $ R_{S} $ 的阻值一般在 1.5~2.5 kΩ 之间。 $ C_{1} $ 和 $ C_{2} $ 分别表示 $ T_{1} $ 和 $ T_{2} $ 的栅极等效电容。

在输入信号电压的正常工作范围内 $ (0 \leq v_1 \leq V_{DD}) $输入保护电路不起作用。输入端的等效电路可以用输入电容 $ C_1 $和输入电阻 $ R_1 $并联电路表示，如图3.3.16(c)所示。 $ C_1 $的典型数值约为5 pF， $ R_1 $的数值在10 MΩ以上。

若二极管的正向导通压降为 $ V_{DF} $，则 $ v_1 > V_{DD} + V_{DF} $ 时， $ D_1 $ 导通，将 $ T_1 $ 和 $ T_2 $ 的栅极电位 $ v_G $ 钳在 $ V_{DD} + V_{DF} $，保证加到 $ C_2 $ 上的电压不超过 $ V_{DD} + V_{DF} $。而当 $ v_1 < -0.7 $ V 时， $ D_2 $ 导通，将栅极电位 $ v_G $ 钳在 $ -V_{DF} $，保证加到 $ C_1 $ 上的电压也不会超过 $ V_{DD} + V_{DF} $。因为多数 CMOS 集成电路使用的 $ V_{DD} $ 不超过 18 V，所以加到 $ C_1 $ 和 $ C_2 $ 上的电压不会超过允许的耐压极限。

在输入端出现瞬时的过冲电压使 $ D_{1} $或 $ D_{2} $发生击穿的情况下，只要反向击穿电流不过大，而且持续时间很短，那么在反向击穿电压消失后 $ D_{1} $和 $ D_{2} $的PN结仍可恢复工作。

当然，这种保护措施是有一定限度的。通过 $ D_{1} $或 $ D_{2} $的正向导通电流过大或反向击穿电流过大，都会损坏输入保护电路，进而使MOS管栅极被击穿。因此，在可能出现上述情况时，还必须采取一些附加的保护措施，并注意器件的正确使用方法。

根据图 5.3.16(a) 所示的输入保护电路可以画出它的输入特性曲线，如图 3.3.17(a) 所示。在 $ -V_{DF}V_{DD}+V_{DF} $ 或者 $ v_{1}<-V_{DF} $ 以后， $ i_{1} $ 的绝对值随 $ v_{1} $ 绝对值的增加而迅速加大。电流的绝对值将由输入信号的电压和内阻所决定。

图 3.3.16(b) 是另一种常见于 4000 系列 CMOS 器件中的输入保护电路，它的输入特性如图 3.3.17(b) 所示。这个电路同样能保证加到 $ C_{1} $ 和 $ C_{2} $ 上的电压不会超过 $ V_{DD} + V_{DF0} $

二、 输出特性

从反相器输出端看进去的输出电压与输出电流的关系，称为输出特性。

1. 低电平输出特性

当输出为低电平，即 $ v_{0}=V_{OL} $ 时，反相器的 P 沟道管截止、N 沟道管导通，工作状态如图 3.3.18 所示。这时负载电流 $ I_{OL} $ 从负载电路注入 $ T_{2} $，输出电平随 $ I_{OL} $ 增加而提高，如图 3.3.19 所示。因为这时的 $ V_{OL} $ 就是 $ v_{DS2} $、 $ I_{OL} $ 就是 $ i_{D2} $，所以 $ V_{OL} $ 与 $ I_{OL} $ 的关系曲线实际上也就是 $ T_{2} $ 管的漏极特性曲线。从曲线上还可以看到，由于 $ T_{2} $ 的导通内阻与 $ v_{GS2} $ 的大小有关， $ v_{GS2} $ 越大导通内阻越小，所以同样的 $ I_{OL} $ 值下 $ V_{DD} $ 越高， $ T_{2} $ 导通时的 $ v_{GS2} $ 越大， $ V_{OL} $ 也越低。在 74HC、74AHC 系列 CMOS 集成电路中，当 $ V_{DD}=5V $ 时，N 沟道 MOS 管导通电阻的典型数值小于 1 kΩ。

反相器的工作状态

2. 高电平输出特性

当 CMOS 反相器的输出为高电平，即 $ v_{O}=V_{OH} $ 时，P 沟道管导通而 N 沟道管截止，电路的工作状态如图 3.3.20 所示。这时的负载电流 $ I_{OH} $ 是从门电路的输出端流出的，与规定的负载电流正方向相反，在图 3.3.21 所示的输出特性曲线上为负值。

由图3.3.20可见，这时 $ V_{OH} $的数值等于 $ V_{DD} $减去 $ T_{1} $管的导通压降。随着负载电流的增加， $ T_{1} $的导通压降加大， $ V_{OH} $下降。如前所述，因为MOS管的导通内阻与 $ v_{GS} $大小有关，所以在同样的 $ I_{OH} $值下 $ V_{DD} $越高，则 $ T_{1} $导通时 $ v_{GS1} $越负，它的导通内阻越小， $ V_{OH} $也就下降得越少，如图3.3.21所表示的那样。在74HC、74AHC系列CMOS集成电路中，当 $ V_{DD}=5V $时，P沟道MOS管导通电阻的典型数值小于 $ 1k\Omega $。

以上分析说明，反相器输出的高、低电平是与负载电流的大小有关的。在查阅器件手册给出的这些高、低电平数据时，一定要注意这些数据是在什么负载电流下得出的。

复习思考题

R3.3.4 若将图3.3.16(a)所示反相器的输入端经过100 kΩ电阻接地，这时输入端电压 $ v_{1} $等于多少？

R3.3.5 若将图3.3.16(a)所示反相器的输入端悬空，这时输入端电压 $ v_{1} $是多少？

3.3.4 CMOS 反相器的动态特性

在 CMOS 反相器的静态特性一节里，我们所讨论的是电路处于稳定状态下的输入特性和输出特性。而动态特性所要讨论的是当电路状态转换过程中所表现出来的一些性质。

一、 传输延迟时间 $ t_{PHL} $、 $ t_{PLH} $

由于 MOS 管的电极之间以及电极与衬底之间都存在寄生电容，尤其在反相器的输出端更不可避免地存在着负载电容（当负载为下一级反相器时，下一级反相器的输入电容和接线电容就构成了这一级的负载电容），当输入信号发生跳变时，输出电压的变化必然滞后于输入电压的变化。我们把输出电压变化落后于输入电压变化的时间称为传输延迟时间，并且将输出由高电平跳变为低电平时的传输延迟时间记做 $ t_{PHL} $，将输出由低电平跳变为高电平时的传输延迟时间记做 $ t_{PLH} $。在 CMOS 电路中， $ t_{PHL} $ 和 $ t_{PLH} $ 是以输入和输出波形对应边上等于最大幅度 50% 的两点间时间间隔来定义的，如图 3.3.22 所示。因为 CMOS 电路的 $ t_{PHL} $ 和 $ t_{PLH} $ 通常是相等的，所以也经常以平均传输延迟时间 $ t_{pd} $ 表示 $ t_{PHL} $ 和 $ t_{PLH} $。

一般情况下， $ t_{PHL} $、 $ t_{PLH} $ 主要是由于负载电容的充放电所产生的，所以为了缩短传输延迟时间，必须减小负载电容和 MOS 管的导通电阻。由式（3.3.1）可知，为了减小 MOS 管的导通电阻，应当尽可能地提高电源电压和输入信号的高电平。

美国 TI 公司生产的 74HC 系列 CMOS 反相器 74HC04 在 $ V_{DD}=5\ V $、负载电容 $ C_L=50\ pF $ 的条件下， $ t_{pd} $ 仅为 9 ns。而改进系列的 74AHC04， $ t_{pd} $ 只有 5 ns。

二、 交流噪声容限

如上所述，由于负载电容和 MOS 管寄生电容的存在，输入信号状态变化时必须有足够的变化幅度和作用时间才能使输出改变状态。当输入信号为窄脉冲，而且脉冲宽度接近于门电路传输延迟时间的情况下，为使输出状态改变，所需要的脉冲信号幅度将远大于直流输入信号的幅度。因此，反相器对这类窄脉冲的噪声容限——交流噪声容限远高于前面所讲过的直流噪声容限。而且，传输延迟时间越长，交流噪声容限也越大。

由于传输延迟时间与电源电压和负载电容有关，所以交流噪声容限也受电源电压和负载电容的影响。图3.3.23所示的曲线表示了反相器74HC04在负载电容不变的情况下 $ V_{DD} $对交流噪

声容限影响的大致趋势。图中以 $ V_{NA} $ 表示交流噪声容限，以 $ t_{w} $ 表示噪声电压的持续时间。可以看出，噪声电压作用时间越短、电源电压越高，则交流噪声容限越大。

三、 动态功耗

当 CMOS 反相器从一种稳定工作状态突然转变到另一种稳定状态的过程中，将产生附加的功耗，我们称之为动态功耗。

动态功耗由两部分组成，一部分是对负载电容充、放电所消耗的功率 $ P_{c} $，另一部分是由于两个 MOS 管 $ T_{1} $ 和 $ T_{2} $ 在短时间内同时导通所消耗的瞬时导通功耗 $ P_{T} $。

首先我们来计算负载电容充、放电的功耗 $ P_{c} $。在图3.3.24中，用 $ C_{L} $ 表示接到反相器输出端的所有电容，其中包括下一级门电路的输入电容、接线电容、还可能有其他负载电路的电容等。

当输入电压由高电平跳变为低电平时， $ T_{1} $ 导通、 $ T_{2} $ 截止， $ V_{DD} $ 经 $ T_{1} $ 向 $ C_{L} $ 充电，产生充电电流 $ i_{P} $。而当输入电压由低电平跳变为高电平时， $ T_{2} $ 导通、 $ T_{1} $ 截止， $ C_{L} $ 通过 $ T_{2} $ 放电，产生放电电流 $ i_{N} $。根据图3.3.24所示的波形可以写出 $ i_{N} $ 和 $ i_{P} $ 所产生的平均功耗为

$$ P_{\mathrm{C}}=\frac{1}{T}\Big[\int_{0}^{T/2}i_{\mathrm{N}}v_{0}\mathrm{d}t+\int_{T/2}^{T}i_{\mathrm{p}}(V_{\mathrm{DD}}-v_{0})\mathrm{d}t\Big] $$

而其中

$$ i_{_{N}}=-C_{_{L}}\frac{\mathrm{d}v_{_{O}}}{\mathrm{d}t} $$

$$ i_{\mathrm{p}}=C_{\mathrm{L}}\frac{\mathrm{d}v_{0}}{\mathrm{d}t}=-C_{\mathrm{L}}\frac{\mathrm{d}\left(V_{\mathrm{DD}}-v_{0}\right)}{\mathrm{d}t} $$

故得到

$$ \begin{aligned}P_{\mathrm{C}}&=\frac{1}{T}\bigg[C_{\mathrm{L}}\int_{v_{\mathrm{DD}}}^{0}-v_{0}\mathrm{d}v_{0}+C_{\mathrm{L}}\int_{v_{\mathrm{DD}}}^{0}-\left(V_{\mathrm{DD}}-v_{0}\right)\mathrm{d}(\left(V_{\mathrm{DD}}-v_{0}\right)\bigg]\\&=\frac{C_{\mathrm{L}}}{T}\bigg[\frac{1}{2}V_{\mathrm{DD}}^{2}+\frac{1}{2}V_{\mathrm{DD}}^{2}\bigg]\\&=C_{\mathrm{L}}f V_{\mathrm{DD}}^{2}\\ \end{aligned} $$

式中 $ f=\frac{1}{T} $ 为输入信号的重复频率。

式（3.3.5）说明，对负载电容充、放电所产生的功耗与负载电容的电容量、信号重复频率以及电源电压的平方成正比。

下面再来计算瞬时导通功耗 $ P_{T} $。如果取 $ V_{DD} > V_{GS(th)N} + |V_{GS(th)P}| $， $ V_{IH} \approx V_{DD} $、 $ V_{IL} \approx 0 $，那么当 $ v_I $ 从 $ V_{IL} $ 过渡到 $ V_{IH} $ 和从 $ V_{IH} $ 过渡到 $ V_{IL} $ 的过程中，都将经过短时间的 $ V_{GS(th)N} < v_G < V_{DD} - |V_{GS(th)P}| $ 的状态。在此状态下 $ T_1 $ 和 $ T_2 $ 同时导通，有瞬时导通电流 $ i_T $ 流过 $ T_1 $ 和 $ T_2 $，如图3.3.25 所示。

从图3.3.25可以看出，瞬时导通功耗 $ P_{T} $和电源电压 $ V_{DD} $、输入信号 $ v_{1} $的重复频率f以及电路内部参数有关。 $ P_{T} $的数值可以用下式计算

$$ P_{T}=C_{p_{D}}f V_{D D}^{2} $$

$ C_{PD} $ 称为功耗电容，它的具体数值由器件制造商给出。需要说明的是 $ C_{PD} $ 并不是一个实际的电容，而仅仅是用来计算空载（没有外接负载）瞬时导通功耗的等效参数。而且，只有在输入信号的上升时间和下降时间小于器件手册中规定的最大值时， $ C_{PD} $ 的参数才是有效的。74HC 系列门电路的 $ C_{PD} $ 数值通常为 20 pF 左右。

总的动态功耗 $ P_{D} $应为 $ P_{C} $与 $ P_{T} $之和，于是得到

$$ \begin{aligned}\boldsymbol{P}_{\mathrm{D}}&=P_{\mathrm{C}}+\boldsymbol{P}_{\mathrm{T}}\\&=(\boldsymbol{C}_{\mathrm{L}}+\boldsymbol{C}_{\mathrm{PD}})\boldsymbol{f}\boldsymbol{V}_{\mathrm{DD}}^{2}\end{aligned} $$

CMOS 反相器工作时的全部功耗 $ P_{TOT} $ 应等于动态功耗 $ P_{D} $ 和静态功耗 $ P_{S} $ 之和。前面已经讲过，静态下无论输入电压是高电平还是低电平， $ T_{1} $ 和 $ T_{2} $ 总有一个是截止的。因为 $ T_{1} $ 或 $ T_{2} $ 截止时的漏电流极小，所以这个电流产生的功耗可以忽略不计。由图 3.3.26 可见，在实际的反相器

电路中不仅有输入保护二极管，还存在着寄生二极管（参阅图3.3.11（a）的结构图）。这些二极管的反向漏电流比 $ T_{1} $或 $ T_{2} $截止时的漏电流要大得多，它们构成了电源静态电流的主要成分。图3.3.26中用虚线标出了这些漏电流的流通路径。

因为这些二极管都是 PN 结型的，它们的反相电流受温度影响比较大，所以 CMOS 反相器的静态功耗也随温度的改变而变化。

静态功耗通常是以指定电源电压下的静态漏电流的形式给出。例如 TI 公司生产的 74HC 系列 CMOS 反相器在常温 (+25 ℃) 下、 $ V_{DD}=6\ V $ 时的静态电源电流不超过 0.33 μA。可见，在工作频率较高的情况下，CMOS 反相器的动态功耗要比静态功耗大得多，这时的静态功耗可以忽略不计。

【例 3.3.1】计算 CMOS 反相器的总功耗 $ P_{TOT} $。已知电源电压 $ V_{DD}=5\ V $，静态电源电流 $ I_{DD}=1\ \mu A $，负载电容 $ C_{L}=100\ pF $，功耗电容 $ C_{PD}=20\ pF $。输入信号近似于理想的矩形波，重复频率 $ f=100\ kHz $。

解：因为输入信号接近于理想的矩形波，它的上升时间和下降时间一定比手册上规定的输入电压的上升时间和下降时间短，所以瞬时导通功耗可以用式(3.3.6)计算。

根据式（3.3.7）得到总的动态功耗为

$$ \begin{aligned}\boldsymbol{P}_{\mathrm{D}}&=(\boldsymbol{C}_{\mathrm{L}}+\boldsymbol{C}_{\mathrm{PD}})\boldsymbol{f}\boldsymbol{V}_{\mathrm{DD}}^{2}\\&=(\ 100+20)\times10^{-12}\times100\times10^{3}\times5^{2}\mathrm{~W}=0.3\mathrm{~mW}\end{aligned} $$

而静态功耗为

$$ P_{s}=I_{DD}V_{DD}=10^{-6}\times5W=0.005mW $$

故得总的功耗 $ P_{rot} $为

$$ P_{T O T}=P_{D}+P_{S}=0.305\mathrm{~m W} $$

从本例中还可以看出，一般情况下静态功耗远小于动态功耗，所以在计算总功耗 $ P_{tot} $时经常可以忽略静态功耗而只计算动态功耗。

四、 扇出

“扇出”以数字表示一个电路的输出端能够驱动同类型负载电路输入端的数目。前已述及，

在输入信号的正常工作范围内输入保护电路不起作用，从 CMOS 电路的输入端看进去的等效电路相当于一个很高的输入电阻（通常在 $ 10^{10} \sim 10^{12} $ Ω）和一个很小的输入电容（通常为 5 pF 左右）并联，如图 3.3.27 所示。

在直流工作状态下，由于负载门 $ G_{1} \sim G_{n} $ 的输入电阻极高，而驱动门 $ G_{0} $ 的输出电阻很低（通常小于 $ 1\ k\Omega $），所以即使将很多个负载门的输入端接到驱动门 $ G_{0} $ 的输出端，驱动门输出电压 $ V_{0} $ 的高、低电平也变化很小，不会超出允许的正常工作范围。因此，若只按直流工作状态考虑，扇出的数目将是非常大的。

然而在动态工作情况下，就大不相同了。当驱动门的输出 $ V_{0} $ 从低电平切换为高电平时，必须给负载电容（所有负载门的输入电容之和）充电， $ V_{0} $ 才能上升为高电平；而当 $ V_{0} $ 从高电平切换为低电平时，负载电容必须经 $ G_{0} $ 的输出端放电， $ V_{0} $ 才能下降为低电平。而且，还必须保证在 $ V_{0} $ 切换至高电平以后的持续时间内， $ V_{0} $ 能上升到负载电路要求的输入高电平最小值 $ V_{IN(min)} $ 以上；而在 $ V_{0} $ 切换至低电平以后的持续时间内， $ V_{0} $ 能下降到负载电路要求的输入低电平最大值 $ V_{IN(max)} $ 以下。因此，能否做到这一点，不仅取决于负载电容的大小，而且与 $ V_{0} $ 的高、低电平持续时间有关，亦即与 $ V_{0} $ 的高、低电平切换频率有关。

接到 $ G_{0} $ 端的输入端越多，负载电容也越大， $ V_{0} $ 上升和下降的速度也随之变慢。在 $ G_{0} $ 开关工作频率一定的情况下，如果负载电容过大，则 $ V_{0} $ 在切换为高、低电平以后的持续时间里，将来不及上升到 $ V_{IN(min)} $ 以上，或下降到 $ V_{IN(max)} $ 以下。因此，接到驱动门 $ G_{0} $ 输出端的输入端数目不能过多，据此即可得出此时 CMOS 电路的扇出数。在低频（小于 1 MHz）的工作条件下，CMOS 电路的扇出数一般可达 50 以上。随着开关工作频率的升高，扇出数将随之下降。

此外，以上的讨论也告诉我们，为了确保电路可靠工作，在负载电容确定的情况下，电路的最高开关工作频率也随之而定。

复习思考题

R3.3.6 CMOS电路的动态功耗和哪些电路参数有关？

R3.3.7 你能说明 CMOS 电路功耗电容的物理意义吗？

R3.3.8 CMOS电路的扇出数是由哪些因素决定的？

3.3.5 其他类型的 CMOS 门电路

一、 各种逻辑功能的 CMOS 门电路

在 CMOS 门电路的系列产品中，除反相器外常用的还有或非门、与非门、或门、与门、与或非门、异或门等几种。

为了画图的方便，并能突出电路中与逻辑功能有关的部分，以后在讨论各种逻辑功能的门电路时就不再画出每个输入端的保护电路了。

图3.3.28 是 CMOS 与非门的基本结构形式，它由两个并联的 P 沟道增强型 MOS 管 $ T_{1} $、 $ T_{3} $ 和两个串联的 N 沟道增强型 MOS 管 $ T_{2} $、 $ T_{4} $ 组成。

当 A=1, B=0 时， $ T_{3} $ 导通、 $ T_{4} $ 截止，故 Y=1。而当 A=0, B=1 时， $ T_{1} $ 导通、 $ T_{2} $ 截止，也使 Y=1。只有在 A=B=1 时， $ T_{1} $ 和 $ T_{3} $ 同时截止、 $ T_{2} $ 和 $ T_{4} $ 同时导通，才有 Y=0。因此，Y 和 A、B 间是与非关系，即 $ Y=(A\cdot B)^{\prime} $。

图 3.3.29 是 CMOS 或非门的基本结构形式，它由两个并联的 N 沟道增强型 MOS 管 $ T_{2}, T_{4} $ 和两个串联的 P 沟道增强型 MOS 管 $ T_{1}, T_{3} $ 组成。

在这个电路中，只要 A、B 当中有一个是高电平，输出就是低电平。只有当 A、B 同时为低电平时，才使 $ T_{2} $ 和 $ T_{4} $ 同时截止、 $ T_{1} $ 和 $ T_{3} $ 同时导通，输出为高电平。因此，Y 和 A、B 间是或非关系，即 $ Y=(A+B)^{\prime} $。

利用与非门、或非门和反相器又可组成与门、或门、与或非门、异或门等。例如，在图3.3.28与非门的输出端再接入一级反相器，就得到了与门。

图3.3.28所示的与非门电路虽然结构很简单，但也存在着严重的缺点。首先，它的输出电阻 $ R_{0} $受输入端状态的影响。假定每个MOS管的导通内阻均为 $ R_{ON} $，截止内阻 $ R_{OFF}\approx\infty $，则根据前面对图3.3.28的分析可知：

若 A = B = 1，则 $ R_{0} = R_{ON2} + R_{ON4} = 2R_{ON} $;

若 A = B = 0，则 $ R_{0} = R_{ON1} \parallel R_{ON3} = \frac{1}{2} R_{ON} $;

若 A=1, B=0，则 $ R_{0}=R_{ON3}=R_{ON} $;

若 A=0, B=1，则 $ R_{0}=R_{ON1}=R_{ON} $

可见，输入状态的不同可以使输出电阻相差4倍之多。

其次，输出的高、低电平受输入端数目的影响。输入端数目越多，串联的驱动管数目也越多，输出的低电平 $ V_{OL} $ 也越高。而当输入全部为低电平时，输入端越多负载管并联的数目越多，输出高电平 $ V_{OH} $ 也更高一些。

此外，输入端工作状态不同时对电压传输特性也有一定的影响。

图 3.3.29 所示的或非门电路中也存在类似的问题。

为了克服这些缺点，在实际生产的 CMOS 电路中均采用带缓冲级的结构，就是在门电路的每个输入端、输出端各增设一级反相器。加进的这些具有标准参数的反相器称为缓冲器。

需要注意的是，输入、输出端加进缓冲器以后，电路的逻辑功能也发生了变化。图3.3.30所示的与非门电路是在图3.3.29所示的或非门电路的基础上增加了缓冲器以后得到的。在原来与非门的基础上增加缓冲级以后就得到了或非门电路，如图3.3.31所示。图3.3.30和图3.3.31就是实际生产的与非门和或非门器件的内部电路结构。

这些带缓冲级的门电路其输出电阻、输出的高、低电平以及电压传输特性将不受输入端状态的影响。而且，电压传输特性的转折区也变得更陡了。此外，前面讲到的 CMOS 反相器的输入特性和输出特性对这些门电路自然也适用。

二、 漏极开路输出门电路（OD门）

在 CMOS 电路中，为了满足输出电平变换、吸收大负载电流以及实现线与连接等需要，有时将输出级电路结构改为一个漏极开路输出的 MOS 管，构成漏极开路输出（Open-Drain Output）门电路，简称 OD 门。

图 3.3.32(a) 是 OD 输出与非门 74HC03 的电路结构示意图。它的输出电路是一个漏极开路的 N 沟道增强型 MOS 管 $ T_{N} $。图(b) 是它的逻辑符号，用门电路符号内的菱形记号表示 OD 输出结构。菱形下方的横线表示输出低电平时为低输出电阻。

OD 门工作时必须将输出端经上拉电阻 $ R_{L} $ 接到电源上，如图 3.3.32(a) 中所示。设 $ T_{N} $ 的截止内阻和导通内阻分别为 $ R_{OFF} $ 和 $ R_{ON} $，则只要满足 $ R_{OFF} \gg R_{L} \gg R_{ON} $，就一定能使得 $ T_{N} $ 截止时 $ v_{0} = V_{OH} \approx V_{DD2} $， $ T_{N} $ 导通时 $ v_{0} = V_{OL} \approx 0 $。因为 $ V_{DD2} $ 可以选为不同于 $ V_{DD1} $ 的数值，所以就很容易地将输入的高、低电平 $ V_{DD1}/0 $ V 变换为输出的高、低电平 $ V_{DD2}/0 $ V 了。OD 门的另一个重要应用是可以将几个 OD 门的输出端直接相连，实现线与逻辑。图 3.3.33 是用两个 OD 输出与非门 $ G_{1} $ 和 $ G_{2} $ 接线与逻辑的例子。由图 3.3.33(a) 可见，当 $ Y_{1} $ 或 $ Y_{2} $ 任何一个为低电平时，Y 都为低电平；只有 $ Y_{1} $、 $ Y_{2} $ 同时为高电平时，Y 才为高电平，所以 $ Y_{1} $、 $ Y_{2} $ 和 Y 之间是与逻辑关系，即

$$ \begin{aligned}\boldsymbol{Y}&=\boldsymbol{Y}_{1}\cdot\boldsymbol{Y}_{2}\\&=(\boldsymbol{A}\boldsymbol{B})^{\prime}(\boldsymbol{C}\boldsymbol{D})^{\prime}=(\boldsymbol{A}\boldsymbol{B}+\boldsymbol{C}\boldsymbol{D})^{\prime}\end{aligned} $$

这样就将两个 OD 输出与非门接成了一个与或非电路。线与的逻辑符号是画在线与连接点处的与门轮廓，如图 3.3.33(b) 所示。

下面我们来讨论一下外接电阻阻值的计算方法。由图3.3.34中可以看到，在线与输出端接有其他门电路作为负载的情况下，当所有的OD门同时截止、输出为高电平时，由于OD门输出端MOS管截止时的漏电流和负载门的高电平输入电流同时流过 $ R_{L} $，并在 $ R_{L} $上产生压降，所以为保证输出高电平不低于规定的数值， $ R_{L} $不能取得过大。由此可计算出 $ R_{L} $的最大允许值 $ R_{L(\max)} $。若每个OD门输出管截止时的漏电流为 $ I_{OH} $，负载门每个输入端的高电平输入电流为 $ I_{IH} $，要求输出高电平不低于 $ V_{OH} $，则可得到

$$ \begin{aligned}V_{\mathrm{DD}}-\left(nI_{\mathrm{OH}}+mI_{\mathrm{IH}}\right)R_{\mathrm{L}}\geqslant V_{\mathrm{OH}}\\R_{\mathrm{L}}\leqslant\left(V_{\mathrm{DD}}-V_{\mathrm{OH}}\right)/\left(nI_{\mathrm{OH}}+mI_{\mathrm{IH}}\right)=R_{\mathrm{L}(\max)}\end{aligned} $$

式中的 n 是并联 OD 门的数目，m 是负载门电路高电平输入电流的数目。

当输出为低电平，而且并联的 OD 门当中只有一个门的输出 MOS 管导通时，负载电流将全部流入这个导通管。为了保证负载电流不超过输出 MOS 管允许的最大电流， $ R_{L} $ 的阻值不能太小。据此又可以计算出 $ R_{L} $ 的最小允许值 $ R_{L(min)} $ 。若 OD 门允许的最大负载电流为 $ I_{OL(max)} $，负载门每个输入端的低电平输入电流为 $ I_{IL} $，此时的输出低电平为 $ V_{OL} $，则应满足

$$ \begin{aligned}\left(V_{\mathrm{DD}}-V_{\mathrm{OL}}\right)/R_{\mathrm{L}}+m^{\prime}\left|I_{\mathrm{IL}}\right|&\leqslant I_{\mathrm{OL}(\max)}\\R_{\mathrm{L}}\geqslant\left(V_{\mathrm{DD}}-V_{\mathrm{OL}}\right)/\left(I_{\mathrm{OL}(\max)}-m^{\prime}\left|I_{\mathrm{IL}}\right|\right)&=R_{\mathrm{L}(\min)}\end{aligned} $$

这里的 $ m' $ 是负载门电路低电平输入电流的数目。在负载为 CMOS 门电路的情况下，m 和 $ m' $ 相等。

为了保证线与连接后电路能够正常工作，应取

$$ R_{L(max)}\geq R_{L}\geq R_{L(min)} $$

【例 3.3.2】在图 3.3.35 所示的电路中，已知 $ G_1 $、 $ G_2 $、 $ G_3 $ 为 OD 输出的与非门 74HC03，输出高电平时的漏电流最大值为 $ I_{OH(\max)} = 5\ \mu A $，输出低电平为 $ V_{OL(\max)} = 0.33\ V $ 时允许的最大负载电流为 $ I_{OL(\max)} = 5.2\ mA $。负载门 $ G_4 \sim G_6 $ 为 74HC00，它的高电平输入电流最大值 $ I_{IH(\max)} $ 和低电平输入电流最大值 $ I_{OH(\max)} = 0.33\ mA $。

电流最大值 $ I_{\mathrm{H}(\mathrm{max})} $ 均为 $ 1\ \mu\mathrm{A} $。若 $ V_{\mathrm{DD}}=5\ \mathrm{V} $，要求 $ V_{\mathrm{OH}}\geqslant4.4\ \mathrm{V} $、 $ V_{\mathrm{OL}}\leqslant0.33\ \mathrm{V} $，试求 $ R_{\mathrm{L}} $ 取值的允许范围。

解：由式 $ （3.3.8） $可知

$$ \begin{aligned}R_{\mathrm{L(max)}}&=(V_{\mathrm{DD}}-V_{\mathrm{OH}})/(nI_{\mathrm{OH(max)}}+mI_{\mathrm{IH(max)}})\\&=(5-4.4)/(3\times5\times10^{-6}+6\times10^{-6})\Omega\\&=28.6\mathrm{k}\Omega\\ \end{aligned} $$

又由式(3.3.9)得到

$$ \begin{aligned}R_{\mathrm{L(min)}}&=\left(V_{\mathrm{DD}}-V_{\mathrm{OL}}\right)/\left(I_{\mathrm{OL(max)}}-m^{\prime}\left|I_{\mathrm{IL(max)}}\right|\right)\\&=\left(5-0.33\right)/\left(5.2\times10^{-3}-6\times10^{-6}\right)\ \Omega\\&=0.90\ k\Omega\\ \end{aligned} $$

故 $ R_{L} $允许的取值范围为

$$ 28.6\mathrm{~k}\Omega>R_{L}>0.90\mathrm{~k}\Omega $$

三、 CMOS 传输门

利用 P 沟道 MOS 管和 N 沟道 MOS 管的互补性可以接成如图 3.3.36 所示的 CMOS 传输门。CMOS 传输门如同 CMOS 反相器一样，也是构成各种逻辑电路的一种基本单元电路。

图 3.3.36 中的 $ T_{1} $ 是 N 沟道增强型 MOS 管， $ T_{2} $ 是 P 沟道增强型 MOS 管。因为 $ T_{1} $ 和 $ T_{2} $ 的源极和漏极在结构上是完全对称的，所以栅极的引出端画在栅极的中间。 $ T_{1} $ 和 $ T_{2} $ 的源极和漏极分别相连作为传输门的输入端和输出端。C 和 $ C' $ 是一对互补的控制信号。

如果传输门的一端接输入正电压 $ v_{1} $，另一端接负载电阻 $ R_{L} $，则 $ T_{1} $ 和 $ T_{2} $ 的工作状态将如图3.3.37所示。

设控制信号 C 和 $ C' $ 的高、低电平分别为 $ V_{DD} $ 和 0V，那么当 C=0、 $ C'=1 $ 时，只要输入信号的变化范围不超出 $ 0\sim V_{DD} $，则 $ T_{1} $ 和 $ T_{2} $ 同时截止，输入与输出之间呈高阻态 ( $ >10^{9} $ Ω)，传输门截止。

反之，若 $ C=1, C'=0 $，而且在 $ R_L $ 远大于 $ T_1, T_2 $ 的导通电阻的情况下，则当 $ 0 < v_1 < V_{DD} - V_{GS(th)N} $ 时 $ T_1 $ 将导通。而当 $ \left|V_{GS(th)P}\right| < v_1 < V_{DD} $ 时 $ T_2 $ 导通。因此， $ v_1 $ 在 $ 0 \sim V_{DD} $ 之间变化时， $ T_1 $ 和 $ T_2 $ 至少有一个是导通的，使 $ v_1 $ 与 $ v_0 $ 两端之间呈低阻态（小于 $ 1\ k\Omega $），传输门导通。

由于 $ T_{1} $、 $ T_{2} $ 管的结构形式是对称的，即漏极和源极可互易使用，因而 CMOS 传输门属于双向器件，它的输入端和输出端也可以互易使用。

利用 CMOS 传输门和 CMOS 反相器可以组合成各种复杂的逻辑电路，如异或门、数据选择器、寄存器、计数器等。

图 3.3.38 就是用反相器和传输门构成异或门的一个实例。由图可知

当 A=1, B=0 时， $ TG_{1} $ 截止而 $ TG_{2} $ 导通， $ Y=B^{\prime}=1 $

当 A=0, B=1 时，TG_{1} 导通而 TG_{2} 截止，Y=B=1；

当 A=B=0 时，TG_{1} 导通而 TG_{2} 截止，Y=B=0；

当 A=B=1 时，TG_{1} 截止而 TG_{2} 导通，Y=B^{\prime}=0。

因此，Y 与 A、B 之间是异或逻辑关系，即 $ Y = A \oplus B $。

传输门的另一个重要用途是作模拟开关，用来传输连续变化的模拟电压信号。这一点是无法用一般的逻辑门实现的。模拟开关的基本电路是由 CMOS 传输门和一个 CMOS 反相器组成的，如图 3.3.39 所示。和 CMOS 传输门一样，它也是双向器件。

假定接在输出端的电阻为 $ R_{L} $（如图3.3.40所示），双向模拟开关的导通内阻为 $ R_{TG} $。当 C=0（低电平）时开关截止，输出与输入之间的联系被切断， $ v_{0}=0 $。

当 C=1（高电平）时，开关接通，输出电压为

$$ v_{0}=\frac{R_{L}}{R_{L}+R_{TG}}v_{1} $$

我们将 $ v_{0} $ 与 $ v_{1} $ 的比值定义为电压传输系数 $ K_{TC} $，即

$$ K_{\mathrm{TG}}=\frac{v_{\mathrm{O}}}{v_{\mathrm{L}}}=\frac{R_{\mathrm{L}}}{R_{\mathrm{L}}+R_{\mathrm{TG}}} $$

为了得到尽量大而且稳定的电压传输系数，应使 $ R_{\mathrm{L}} \gg R_{\mathrm{TG}} $，而且希望 $ R_{\mathrm{TG}} $ 不受输入电压变化的影响。然而式（3.3.1）表明，MOS 管的导通内阻 $ R_{\mathrm{ON}} $ 是栅源电压 $ v_{\mathrm{GS}} $ 的函数。从图 3.3.37 可见， $ T_{1} $ 和 $ T_{2} $ 的 $ v_{\mathrm{GS}} $ 都是随 $ v_{1} $ 的变化而改变的，因而在不同 $ v_{1} $ 值下 $ T_{1} $ 的导通内阻 $ R_{\mathrm{ON}_{1}}, T_{2} $ 的导通内阻 $ R_{\mathrm{ON}_{2}} $ 以及它们并联而成的 $ R_{\mathrm{TG}} $ 皆非常数。

为了进一步减小 $ R_{TC} $ 的变化，又对图 3.3.37 所示的电路做了改进。目前某些精密 CMOS 模拟开关的导通电阻已经降低到了 1 Ω 以内。例如 TI 公司生产的双通道模拟开关 TS3A24159，其导通电阻仅 0.3 Ω，而且可以在 1.65~3.6 V 的电源电压下工作。

四、 三态输出的 CMOS 门电路

三态输出门电路的输出除了有高、低电平这两个状态以外，还有第三个状态——高阻态。图3.3.41（a）是三态输出反相器的电路结构图。因为这种电路结构总是接在集成电路的输出端，所以也将这种电路称为输出缓冲器（Output Buffer）。

从这个电路图中可以看到，为了实现三态控制，除了原有的输入端 A 以外，又增加了一个三态控制端 $ EN' $。当 $ EN'=0 $ 时，若 A=1，则 $ G_{4} $、 $ G_{5} $ 的输出同为高电平， $ T_{1} $ 截止， $ T_{2} $ 导通，Y=0；若 A=0，则 $ G_{4} $、 $ G_{5} $ 的输出同为低电平， $ T_{1} $ 导通， $ T_{2} $ 截止，Y=1。因此，Y=A'，反相器处于正常工作状态。而当 $ EN'=1 $ 时，不管 A 的状态如何， $ G_{4} $ 输出高电平而 $ G_{5} $ 输出低电平， $ T_{1} $ 和 $ T_{2} $ 同时截止，输出呈现高阻态。

图3.3.41（b）是三态输出反相器的逻辑符号。反相器符号内的三角形记号表示三态输出结构，EN'输入端处的小圆圈表示EN'为低电平有效信号，即只有在EN'为低电平时，电路方处于正常工作状态。如果EN'为高电平有效，则没有这个小圆圈。这种三态输出结构有时也用于其他逻辑功能CMOS集成电路的输出端。

在一些比较复杂的数字系统（例如微型计算机）当中，为了减少各个单元之间的连线数目，希望能用同一条导线分时传递若干个门电路的输出信号。这时可采用图3.3.42所示的连接方

式。图中的 $ G_{1} $、 $ G_{2} $、 $ \cdots $、 $ G_{n} $均为三态输出反相器，只要工作过程中控制各个反相器的EN端轮流等于1，而且任何时候仅有一个等于1，就可以轮流地把各个反相器的输出信号送到公共的传输线——总线上，而互不干扰。这种连接方式称为总线结构。

利用三态输出结构的门电路还能实现数据的双向传输。图3.3.43是数据双向传输电路的结构图。当EN=1时， $ G_{1} $工作而 $ G_{2} $为高阻态，数据 $ D_{0} $经过 $ G_{1} $反相后送到总线上去。当EN=0时， $ G_{2} $工作而 $ G_{1} $为高阻态，来自总线的数据 $ D_{1} $经过 $ G_{2} $反相后送入电路内部。

复习思考题

R3.3.9 什么是“线与”电路结构？它是如何实现“与”逻辑关系的？

R3.3.10 能否将两个互补输出结构的普通 CMOS 门电路输出端并联，接成线与结构？

R3.3.11 三态输出的缓冲器有哪些用途？

3.3.6 CMOS 集成电路的正确使用

一、 输入电路的静电防护

虽然在 CMOS 电路的输入端已经设置了保护电路，但由于保护二极管和限流电阻的几何尺寸有限，它们所能承受的静电电压和脉冲功率均有一定的限度。

CMOS 集成电路在储存、运输、组装和调试过程中，难免会接触到某些带静电高压的物体。例如工作人员如果穿的是由容易产生静电的织物制成的衣裤，则这些服装摩擦时产生的静电电压有时可高达数千伏。假如将这个静电电压加到 CMOS 电路的输入端，将足以将电路损坏。

为防止由静电电压造成的损坏，应注意以下几点：

（1）在储存和运输 CMOS 器件时不要使用易产生静电高压的化工材料和化纤织物包装。通常都将器件插在导电的泡沫塑料上，并采用金属屏蔽层作包装材料。在从包装中取下时，应避免用手触摸器件的引脚，并将器件放置在接地的导电平面上。

（2）在将 CMOS 器件插入电路板或从电路板中拔出时，应关掉电源。

（3）组装、调试时，应使电烙铁和其他工具、仪表、工作台台面等良好接地。操作人员的服装和手套等应选用无静电的原料制作。

（4）不用的输入端不应悬空。

二、 输入电路的过流保护

由于输入保护电路中的钳位二极管电流容量有限，一般为 $ 1 \, mA $，所以在可能出现较大输入电流的场合必须采取以下保护措施：

（1）输入端接低内阻信号源时，应在输入端与信号源之间串进保护电阻，保证输入保护电路中的二极管导通时电流不超过1mA。

（2）输入端接有大电容时，亦应在输入端与电容之间接入保护电阻，如图3.3.44所示。

在输入端接有大电容的情况下，若电源电压突然降低或关掉，则电容 C 上积存的电荷将通过保护二极管 $ D_{1} $ 放电，形成较大的瞬态电流。串进电阻 $ R_{p} $ 以后，可以限制这个放电电流不超过 1 mA。 $ R_{p} $ 的阻值可按 $ R_{p} = v_{c} / 1 \, mA $ 计算。此处 $ v_{c} $ 表示输入端外接电容 C 上的电压（单位 V）。

（3）输入端接长线时，应在门电路的输入端接入保护电阻 $ R_{p} $，如图3.3.45所示。

因为长线上不可避免地伴生有分布电容和分布电感，所以当输入信号发生突变时只要门电路的输入阻抗与长线的阻抗不相匹配，则必然会在 CMOS 电路的输入端产生附加的正、负振荡脉冲。因此，需串入 $ R_{p} $ 限流。根据经验， $ R_{p} $ 的阻值可按 $ R_{p}=V_{DD}/1\ mA $ 计算。输入端的长线长度大于 10 m 以后，长度每增加 10 m， $ R_{p} $ 的阻值应增加 1 kΩ。

三、 CMOS 电路锁定效应的防护

锁定效应(Latch-Up)，或称为可控硅效应(Silicon Controlled Rectifier)是CMOS电路中的一个特有问题。发生锁定效应以后往往会造成器件的永久失效，因而了解锁定效应的产生原因及其防护方法是十分必要的。

图3.3.46是图3.3.44所示CMOS反相器的结构示意图。从图上可以看到，为了在同一片N型衬底上同时制作P沟道和N沟道两种类型的MOS管，并利用反相PN结实现隔离，就必须先在N型衬底上形成一个P型区——P阱，然后再于P阱上制作两个N型区，形成N沟道MOS管的源极和漏极。P阱里的另一个N型区是输入保护二极管 $ D_{2} $的负极。这样一来便在三个N型区-P阱-N型衬底之间形成了一个纵向多发射极的NPN型寄生三极管 $ T_{N} $ $ ^{①} $。

为了得到 P 沟道 MOS 管，又在 N 型衬底上另外制作了两个 P 型区，作为 P 沟道管的源极和漏极。图 3.3.46 中最右边一个 P 型区是输入保护电阻。这样在三个 P 型区-衬底-P 阱之间又形成了一个横向多发射极的 PNP 型寄生三极管 $ T_{P} $。

若以 $ R_{w} $ 表示 P 阱的电阻，以 $ R_{B} $ 表示衬底的电阻，其他高掺杂区的内阻略而不计，则 $ T_{N}, T_{P} $ 和 $ R_{w}, R_{B} $ 一起便形成了图 3.3.47 所示的正反馈电路。这种电路结构就是通常所说的可控硅整流器（Silicon Controlled Rectifier），简称可控硅或 SCR（也称晶闸管）。

如果 $ T_{P} $ 和 $ T_{N} $ 的电流放大系数的乘积 $ \beta_{1} \cdot \beta_{2} > 1 $，那么当 $ T_{P} $ 有基极电流 $ i_{BP} $ 流过时，集电极有电流 $ i_{CP} = \beta_{1} \cdot i_{BP} $。假定 $ R_{W} $ 的分流作用可以忽略，则 $ T_{N} $ 的基极电流为 $ i_{BN} = i_{CP} = \beta_{1} \cdot i_{BP} $。如果再忽略 $ R_{B} $ 的分流作用，这时将有 $ i_{BP} = i_{CN} = \beta_{1} \cdot \beta_{2} \cdot i_{BP} $，所以由于正反馈作用 $ i_{BP} $ 被放大了。于是 $ T_{N} $、 $ T_{P} $ 的电流都迅速增长，直至饱和导通，并在电源与地之间形成低电阻通路，有很大的电流流过电路。除非切断电源或将电源电压降至很低，这种导通状态将一直保持下去，因此将这种现象称为锁定效应。锁定效应的持续会造成器件的永久性损坏。

同理， $ T_{N} $ 有基极电流注入时也会引发锁定效应。

那么什么条件下 $ T_{p} $ 或 $ T_{N} $ 会导通呢？从图 3.3.47 上可以看出：

（1）若 $ v_{1}>V_{DD}+V_{F}(V_{F} $ 表示 $ T_{N} $ 和 $ T_{F} $ 发射结的正向导

通压降），则 $ T_{p} $ 导通，并进而引起 $ T_{N} $ 导通，产生锁定效应。

（2）若 $ v_{1}<-V_{F} $，则 $ T_{N} $导通，并进而引起 $ T_{F} $导通，产生锁定效应。

（3）若 $ v_{0}>V_{DD}+V_{F} $，则 $ T_{P} $ 导通，并进而引起 $ T_{N} $ 导通，产生锁定效应。

（4）若 $ v_{0} < -V_{F} $，则 $ T_{N} $ 导通，并进而引起 $ T_{P} $ 导通，产生锁定效应。

（5）若 $ V_{DD} $ 大于 PN 结的反向击穿电压，则 $ T_{N} $ 或 $ T_{P} $ 也会导通，并引发锁定效应。

因此，为防止发生锁定效应，在 CMOS 电路工作时始终应保证 $ v_{1}, v_{0}, V_{DD} $ 的数值符合如下规定：

$$ -V_{\mathrm{F}}

$$ -V_{\mathrm{F}}

$$ V_{DD}

通过不断改进集成电路的版图设计和生产工艺，增加内部的保护环节，在目前生产的 CMOS 集成电路中已经能够基本上消除锁定效应的发生了。但是，在某些功率较大的工业控制设备中，如果工作过程中有远大于正常允许范围的电压或电流冲击加到集成电路的输入端、输出端或电源上时，仍然有发生锁定效应的危险。在这类工作环境下，还可以考虑采取下述的一些防护措施：

（1）虽然 CMOS 器件输入端和输出端的内部通常都有二极管钳位电路作为保护电路，但是这些保护电路可承受的电压和电流有限。因此，需要在输入端和输出端附加钳位电路，以确保加到输入端和输出端上的电压不会达到引发锁定效应的数值，如图3.3.48所示。图中的二极管应选用导通压降较低、短时间内允许通过较大电流的二极管，例如锗二极管或肖特基势垒二极管。

（2）当 $ V_{DD} $ 可能出现瞬时高压时，在 CMOS 电路的电源输入端加去耦电路，如图 3.3.49 所示。在去耦电阻 R 选得足够大的情况下，还可以将电源电流限制在锁定状态的维持电流以下，即使有触发电流流入 $ T_{N} $ 或 $ T_{P} $，自锁状态也不能维持下去，从而避免了锁定效应的发生。这种方法的缺点是降低了电源的利用率。

（3）当系统由几个电源分别供电时，各电源的开、关顺序必须合理。启动时应先接通 CMOS 电路的供电电源，然后再接通输入信号和负载电路的电源。关机时应先关掉信号源和负载的电源，再切断 CMOS 电路的电源。

复习思考题

R3.3.12 为防止 CMOS 电路中发生静电击穿，应当注意哪些问题？

R3.3.13 什么是 CMOS 电路的锁定效应？应如何防止锁定效应的发生？

3.3.7 CMOS 数字集成电路的各种系列

自20世纪60年代初CMOS电路研制成功以后，为了推广应用并降低成本，半导体器件制造公司陆续地将数字系统中经常用到的一些电路模块制成为标准化的集成电路产品，并批量生产投放市场。在这些模块电路当中，有各种逻辑功能的门电路，以及后面几章里将会讲到的触发器、编码器、译码器、数据选择器、寄存器、计数器等等。虽然这些集成电路器件的逻辑功能是固定的，但通常都具有较强的通用性。设计人员可以直接选择需用的器件，组成所设计的数字系统

随着 CMOS 电路制造工艺的不断改进，CMOS 集成电路的性能也得到了迅速提高。迄今为止，各国的半导体器件制造厂商已经先后推出了多种系列的标准化数字集成电路产品。下面主要以 TI 公司生产的各种 CMOS 数字集成电路为主，简单介绍一下不同系列产品的特点。其他公司也有类似的产品，但是在具体的性能和参数上可能会有些差异。

4000 /14000系列：

最早投放市场的 CMOS 数字集成电路产品是由 RCA 公司生产的 4000 系列和 Motorola 公司生产的 14000 系列。由于受到当时制造工艺水平的限制，虽然它有较宽的工作电压范围（3~18 V），但传输延迟时间很长，可达 100 ns 左右。而且，带负载能力也较弱。例如，工作在 5 V 的电源电压时，输出为高电平时输出的最大负载电流和输出为低电平时吸收的最大负载电流都只有 0.5 mA 左右。因此，目前它已基本上被后来出现的 HC/HCT 系列产品所取代。

74 HC/HCT 系列：

74HC(High-Speed CMOS)/HCT(High-Speed CMOS, TTL Compatible)是TI公司生产的高速CMOS逻辑系列的简称。在数字集成电路的发展历程中，首先得到推广应用的不是CMOS集成电路，而是后面将要讲到的TTL集成电路。鉴于CMOS电路在降低功耗上远胜于TTL电路，所以在CMOS集成电路推广应用的初期，便以取代TTL电路作为一个重要目标。由于在制造工艺上采用了硅栅自对准工艺以及缩短MOS管的沟道长度等一系列改进措施，74HC/HCT系列产品的传输延迟时间缩短到了10ns的水平，仅为4000系列的十分之一。同时，它的带负载能力也提高到了4mA左右。在这两个重要指标上完全可以与TTL电路匹敌，而在功耗上依然保持着绝对的优势。

为了能在同一个系统中与TTL电路兼容，74 HC/HCT系列采用了与TTL电路相同的电源电压等级（5 V±0.5 V）。而且，只要CMOS器件与TTL器件的型号中尾部的数字代码相同，那么两者在逻辑功能、器件外形尺寸以及引脚排列上，都是兼容的。例如CMOS器件74 HC04和TTL器件74 LS04都包含6个反相器，不仅输入、输出信号电平可以兼容，甚至每个反相器输入端和输出端引脚的排列顺序也完全相同。

74HC 系列和 74HCT 系列在传输延迟时间和带负载能力上基本相同，只是在工作电压范

围和对输入信号电平的要求有所不同。74HC系列可以在2~6 V间的任何电源电压下工作。在提高工作速度作为主要要求的情况下，可以选择较高的电源电压；而在降低功耗为主要要求的情况下，可以选用较低的电源电压。但由于74HC系列门电路要求的输入电平与后面要讲到的TTL电路输出电平不相匹配，所以74HC系列电路不能与TTL电路混合使用，只适用于全部由74HC系列电路组成的系统。74HCT系列工作在单一的5 V电源电压下，它的输入、输出电平与TTL电路的输入、输出电平完全兼容，因此可以用于74HCT与TTL混合的系统。

74 AHC/AHCT 系列：

74AHC(Advanced High-Speed CMOS)/AHCT(Advanced High-Speed CMOS, TTL Compatible)逻辑系列是改进的高速CMOS逻辑系列的简称。改进后的这两种系列不仅比74HC/HCT的工作速度提高了一倍，而且带负载能力也提高了近一倍。同时74AHC/AHCT系列产品又能与74HC/HCT系列产品兼容，这就为系统的器件更新带来了很大方便。因此，74AHC/AHCT系列是目前比较受欢迎的、应用最广的CMOS器件。就像74HC与74HCT系列的区别一样，74AHC与74AHCT系列的区别也主要表现在工作电压范围和对输入电平的要求不同上。

74 LVC 系列：

74LVC（Low-Voltage CMOS）系列是 TI 公司 20 世纪 90 年代推出的低压 CMOS 逻辑系列的简称。74LVC 系列不仅能工作在 1.65~3.3 V 的低电压下，而且传输延迟时间也缩短至 3.8 ns。同时，它又能提供更大的负载电流，在电源电压为 3 V 时，最大负载电流可达 24 mA。此外，74LVC 的输入可以接受高达 5 V 的高电平信号，能很容易地将 5 V 电平的信号转换为 3.3 V 以下的电平信号，而 74LVC 系列提供的总线驱动电路又能将 3.3 V 以下的电平信号转换为 5 V 的输出信号，这就为 3.3 V 系统与 5 V 系统之间的连接提供了便捷的解决方案。

低压 CMOS 技术不仅可以用于制作各种中、小规模的数字集成电路，更适用于制作大规模集成电路。因为在制作大规模集成电路时，为了在有限的芯片面积上制作更多的单元电路，每个单元电路和单元之间隔离区的尺寸都非常小，耐压非常低，所以必须在低压下才能可靠工作。此外，由于每个单元电路的功耗和电源电压的平方成正比，为了保证整个芯片的功耗不超过允许限度，也必须降低电源电压。因此，低压 CMOS 技术在大规模集成电路的生产中得到了日益广泛的应用。

74 ALVC 系列：

74ALVC(Advanced Low-Voltage CMOS)系列是TI公司于1994年推出的改进的低压CMOS逻辑系列。ALVC在LVC基础上进一步提高了工作速度，并提供了性能更加优越的总线驱动器件。LVC和ALVC是目前CMOS电路中性能最好的两个系列，可以满足高性能数字系统设计的需要。尤其在移动式的便携电子设备（如笔记本电脑、移动电话、数码照相机等）中，LVC和ALVC系列的优势更加明显。

74 AVC 系列：

74 AVC (Advanced Very-Low-Voltage CMOS) 系列是超低压 CMOS 电路的简称。它不仅提供了更宽的工作电压范围，可以在 1.2~3.6 V 的电源电压下工作，而且也将传输延迟时间缩短到

了2 ns。这就为未来制作性能更加优越的低压电子设备展示了广阔的前景。

此外，为了满足在野外长时间用电池工作的电子设备的特殊需要，还有一些微电压、微功耗的数字集成电路产品，这里就不逐一列举了。

表3.3.2是以TI公司生产的几种不同系列反相器为例，列出了不同CMOS系列集成电路主要性能参数的比较表。器件名称54/74HC04中，“54/74”是TI公司产品的标志，“HC”是不同系列的名称，后面的数码“04”表示器件具体的逻辑功能，在这里表示这个器件是“六反相器”（即其中有六个同样的反相器）。只要器件名称中最后的数码相同，它们的逻辑功能就是一样的。但是不同系列的电气性能参数就大不一样了。“54”和“74”系列的区别主要在于允许的环境工作温度不同。“54”系列允许的环境工作温度为-55~+125℃，而“74”系列的允许环境工作温度为-40~+85℃。

| 参数名称和符号 | 74HC04 | 74HCT04 | 74AHC04 | 74AHCT04 | 74LVC04 | 74ALVC04 |

| --- | --- | --- | --- | --- | --- | --- |

| 电源电压范围 $ V_{DD}/V $ | 2~6 | 4.5~5.5 | 2~5.5 | 4.5~5.5 | 1.65~3.6 | 1.65~3.6 |

| 输入高电平最小值 $ V_{IH(min)}/V $ | 3.15 | 2 | 3.15 | 2 | 2 | 2 |

| 输入低电平最大值 $ V_{IL(max)}/V $ | 1.35 | 0.8 | 1.35 | 0.8 | 0.8 | 0.8 |

| 输出高电平最小值 $ V_{OH(min)}/V $ | 4.4 | 4.4 | 4.4 | 4.4 | 2.2 | 2.0 |

| 输出低电平最大值 $ V_{OL(max)}/V $ | 0.33 | 0.33 | 0.44 | 0.44 | 0.55 | 0.55 |

| 高电平输出电流最大值 $ I_{OH(max)}/mA $ | -4 | -4 | -8 | -8 | -24 | -24 |

| 低电平输出电流最大值 $ I_{OL(max)}/mA $ | 4 | 4 | 8 | 8 | 24 | 24 |

| 高电平输入电流最大值 $ I_{IH(max)}/\mu A $ | 1 | 1 | 1 | 1 | 5 | 5 |

| 低电平输入电流最大值 $ I_{IL(max)}/\mu A $ | -1 | -1 | -1 | -1 | -5 | -5 |

续表

| 参数名称和符号 | 74HC04 | 74HCT04 | 74AHC04 | 74AHCT04 | 74LVC04 | 74ALVC04 |

| --- | --- | --- | --- | --- | --- | --- |

| 平均传输延迟时间 $ t_{pd}/ns $ | 9 | 14 | 5.3 | 5.5 | 3.8 | 2 |

| 输入电容最大值 $ C_1/pF $ | 10 | 10 | 10 | 10 | 5 | 3.5 |

| 功耗电容 $ C_{pd}/pF $ | 20 | 20 | 12 | 14 | 8 | 23 |

注：1. 表中给出的参数（除电源电压范围以外）中，74HC/HCT 和 74 AHC/AHCT04 是 $ V_{DD}=4.5\ V $ 下的参数，74LVC04 和 74ALVC04 是 $ V_{DD}=3\ V $ 下的参数。

2. $ V_{\mathrm{OH(min)}} $ 和 $ V_{\mathrm{OL(max)}} $ 是在表中给出的最大负载电流下的输出电压。

复习思考题

R3.3.14 74HC 系列器件和 74HCT 系列器件的主要区别是什么？

3.4 TTL 门电路

3.4.1 双极型三极管的开关特性

TTL 是三极管-三极管逻辑（Transistor-Transistor Logic）的简称。

因为 TTL 集成电路中采用双极型三极管作为开关器件，所以在介绍 TTL 电路之前，我们首先需要了解一下双极型三极管的开关特性。

一、 双极型三极管的结构

一个独立的双极型三极管由管芯、三个引出电极和外壳组成。三个电极分别称为基极（base）、集电极（collector）和发射极（emitter）。外壳的形状和所用材料各不相同。管芯由三层P型和N型半导体结合在一起而构成，有NPN型和PNP型两种，它们的示意图如图3.4.1所示。因为在工作时有电子和空穴两种载流子参与导电过程，故称这类三极管为双极型三极管（Bipolar Junction Transistor，简称BJT）。

二、 双极型三极管的输入特性和输出特性

若以基极 b 和发射极 e 之间的发射结作为输入回路，则可以测出表示输入电压 $ v_{BE} $ 和输入电流 $ i_{B} $ 之间关系的特性曲线，如图 3.4.2(a) 所示。这个曲线称为输入特性曲线。由图可见，这个曲线近似于指数曲线。为了简化分析计算，经常采用图中虚线所示的折线来近似。图中的 $ V_{ON} $ 称为开启电压。硅三极管的 $ V_{ON} $ 为 0.5~0.7 V，锗三极管的 $ V_{ON} $ 为 0.2~0.3 V。

若以集电极 c 和发射极 e 之间的回路作为输出回路，则可测出在不同 $ i_{B} $ 值下表示集电极电流 $ i_{C} $ 和集电极电压 $ v_{CE} $ 之间关系的曲线，如图 3.4.2(b) 所示。这一族曲线称为输出特性曲线。由图可知，集电极电流 $ i_{C} $ 不仅受 $ v_{CE} $ 的影响，还受输入的基极电流 $ i_{B} $ 的控制。

输出特性曲线明显地分成三个区域。特性曲线右边水平的部分称为放大区（或者叫线性区）。放大区的特点是 $ i_{C} $ 随 $ i_{B} $ 成正比地变化，而几乎不受 $ v_{CE} $ 变化的影响。 $ i_{C} $ 和 $ i_{B} $ 的变化量之比称为电流放大系数 $ \beta $，即 $ \beta = \Delta i_{C} / \Delta i_{B} $。普通三极管的 $ \beta $ 值多在几十到几百的范围内。

曲线靠近纵坐标轴的部分称为饱和区。饱和区的特点是 $ i_{C} $ 不再随 $ i_{B} $ 以 $ \beta $ 倍的比例增加而趋向于饱和。硅三极管开始进入饱和区的 $ v_{CE} $ 值约为 0.6~0.7 V。在深度饱和状态下，集电极和发射间的饱和压降 $ V_{CE(sat)} $ 在 0.2 V 以下。

图3.4.2(b)中 $ i_{B}=0 $的一条输出特性曲线以下的区域称为截止区。截止区的特点是 $ i_{C} $几乎等于零。这时仅有极微小的反向穿透电流 $ I_{CEO} $流过。硅三极管的 $ I_{CEO} $通常都在1 μA以下。

三、 双极型三极管的基本开关电路——三极管反相器

用 NPN 型三极管取代图 3.1.1(a) 中的开关 S，就得到了图 3.4.3 所示的三极管开关电路。

只要电路的参数配合得当，必能做到 $ v_{1} $为低电平时三极管工作在截止状态，输出为高电平；而 $ v_{1} $为高电平时三极管工作在饱和状态，输出为低电平。因此，这就是一个反相器电路。

当输入电压 $ v_{1}=0 $ 时，三极管的 $ v_{BE}=0 $ 。由图3.4.2(a) 所示的输入特性曲线可知，这时 $ i_{B}=0 $ ，三极管处于截止状态。如果采用图3.4.2(a) 中折线化的近似输入特性，则近似地认为在 $ v_{1}

当 $ v_{1}>V_{ON} $以后，有 $ i_{B} $产生，同时有相应的集电极电流 $ i_{C} $流过

$ R_{c} $ 和三极管的输出回路，三极管开始进入放大区。根据折线化的输入特性可近似地求出基极电流为

$$ i_{B}=\frac{v_{i}-V_{ON}}{R_{B}} $$

若三极管的电流放大系数为 $ \beta $，则得到

$$ \begin{aligned}\boldsymbol{v}_{\mathrm{o}}&=v_{\mathrm{CE}}=V_{\mathrm{CC}}-i_{\mathrm{c}}R_{\mathrm{c}}\\&=V_{\mathrm{CC}}-\beta i_{\mathrm{B}}R_{\mathrm{c}}\end{aligned} $$

式(3.4.1)和式(3.4.2)说明，随着 $ v_{1} $的升高 $ i_{B} $增加， $ R_{C} $上的压降增加，而 $ v_{0} $相应地减小。当 $ R_{C} $和 $ \beta $足够大而 $ R_{B} $不是特别大时， $ v_{0} $的变化 $ \Delta v_{0} $会远远大于 $ v_{1} $的变化 $ \Delta v_{1} $。 $ \Delta v_{0} $与 $ \Delta v_{1} $的比值称为电压放大倍数，用 $ A_{r} $表示，亦即 $ A_{r}=-\frac{\Delta v_{0}}{\Delta v} $。负号表示 $ v_{0} $与 $ v_{1} $的变化方向相反。

在给出输出特性曲线的条件下，也可以用非线性电路的图解法，求出给定电路参数下 $ v_{0} $的具体数值。为便于说明图解法的原理，现将图3.4.3所示电路改画成图3.4.4(a)所示的形式。如果从MN两点把输出回路划分为左右两部分，分别画出它们在MN处的伏安特性，则电路必然

工作在两个特性的交点处。左边部分的伏安特性就是三极管的输出特性。右边的伏安特性是一条直线，MN两端的电压随 $ i_{C} $的增加而线性地下降。只要找出直线上的两点，就可以画出这条直线。当 $ v_{CE}=0 $时 $ i_{C}=\frac{V_{CC}}{R_{C}} $，给出直线上的一点；而当 $ v_{CE}=V_{CC} $时 $ i_{C}=0 $，给出直线上另一点，连接这两点的直线即右边部分电路的伏安特性。这条直线称为负载线。当 $ I_{B} $值确定以后，与 $ I_{B} $值对应的一条输出特性曲线和负载线的交点就是开关电路实际所处的工作点。这一点对应的 $ i_{C} $和 $ v_{CE} $值也就是所求的集电极电流和输出电压的数值。

$ v_{1} $ 继续升高时 $ i_{B} $ 增加， $ R_{C} $ 上的压降也随之增大。当 $ R_{C} $ 上的压降接近电源电压 $ V_{CC} $ 时，三极管上的压降将接近于零，三极管的 c-e 之间最后只有一个很小的饱和导通压降和很小的饱和导通内阻，三极管处于深度饱和状态，开关电路处于导通状态，输出端为低电平， $ v_{0}=V_{OL}\approx0 $。

若以 $ V_{CE(sat)} $ 表示三极管深度饱和时的压降，以 $ R_{CE(sat)} $ 表示深度饱和时的导通内阻，则由图3.4.4(a)可求出深度饱和时三极管所需要的基极电流为

$$ I_{BS}=\frac{V_{CC}-V_{CE(sat)}}{\beta(R_{C}+R_{CE(sat)})} $$

$ I_{BS} $称为饱和基极电流。为使三极管处于饱和工作状态，开关电路输出低电平，必须保证 $ i_{B} \geqslant I_{BS} $。用于开关电路的三极管一般都具有很小的 $ V_{CE(sat)} $（通常小于0.1 V）和 $ R_{CE(sat)} $（通常为几到几十欧姆）。在 $ V_{CC} \gg V_{CE(sat)} $、 $ R_{C} \gg R_{CE(sat)} $的情况下，可将式（3.4.3）近似为

$$ I_{BS}\approx\frac{V_{cc}}{\beta R_{c}} $$

从图3.4.2(b)所示的输出特性上不难看出，三极管饱和区内的 $ \beta $值比线性区内的 $ \beta $值小得多，而且不是常数。手册上往往只给出线性区的 $ \beta $值。如果用线性区的 $ \beta $值代入式(3.4.3)计算，则得到的 $ I_{BS} $值比实际需要的 $ I_{BS} $值要小。

综上所述，只要合理地选择电路参数，保证当 $ v_{1} $为低电平 $ V_{IL} $时 $ v_{BE}I_{BS} $，三极管工作在深度饱和状态，则三极管的c-e间就相当于一个受 $ v_{1} $控制的开关。三极管截止时相当于开关断开，在开关电路的输出端给出高电平；三极管饱和导通时相当于开关接通，在开关电路的输出端给出低电平。

四、 三极管反相器的开关等效电路

根据以上的分析，我们可以将三极管开关状态下的等效电路画成如图3.4.5所示的形式。由于截止状态下的 $ i_{B} $和 $ i_{C} $等于零，所以等效电路画成图(a)的形式。图(b)为饱和导通下的等效电路，图中的 $ V_{ON} $是发射结b-e的开启电压， $ V_{CE(sat)} $和 $ R_{CE(sat)} $是c-e间的饱和导通压降和饱和导通内阻。在电源电压远大于 $ V_{CE(sat)} $，而且外接负载电阻远大于 $ R_{CE(sat)} $的情况下，可以将饱和导通状态的等效电路简化为图(c)的形式。

用双极型三极管的等效电路代替图 3.4.3 中的三极管，就得到了图 3.4.6 中的三极管反相器的等效电路。在这个电路中，当输入为低电平，并且 $ V_{IL}V_{ON} $，并且 $ i_{B}>I_{BS} $ 时，三极管处于饱和导通状态，输出为低电平， $ V_{OL}\approx0 $。

由图可见，输入高电平时电源电压全部加在电阻 $ R_{c} $ 上，电路的功耗很大；而输入低电平时三极管截止，电路的输出电阻很大（等于 $ R_{c} $）。因此，这个电路不宜作为集成电路的基本单元。在下一节里我们将会看到，在双极型的 TTL 集成电路中，反相器的输出端也采用了类似于 CMOS 反相器的结构，即使用另一只三极管代替 $ R_{c} $，并且保证无论输出为高电平还是低电平时，输出级两个串联的三极管当中，总是一个导通而另一个截止。

五、 双极型三极管反相器的动态开关特性

在动态情况下，亦即三极管在截止与饱和导通两种状态间迅速转换时，三极管内部电荷的建立和消散都需要一定的时间，因而集电极电流 $ i_{c} $ 的变化将滞后于输入电压 $ v_{1} $ 的变化。在接成三极管开关电路以后，开关电路的输出电压 $ v_{0} $ 的变化也必然滞后于输入电压 $ v_{1} $ 的变化，如图3.4.7所示。这种滞后现象也可以用三极管的 b-e 间、c-e 间都存在结电容效应来理解。

【例 3.4.1】在图 3.4.8 所示的反相器电路中，已知 $ V_{cc}=5\ V, R_{1}=4\ k\Omega, R_{2}=1.6\ k\Omega $，二极

管 $ D_{1} $、 $ D_{2} $、 $ D_{3} $的正向导通压降为0.7 V，三极管发射结（be结）的开启电压 $ V_{ON}=0.7\ V $。三极管的饱和导通压降和饱和导通内阻可以忽略不计。若输入信号的高、低电平分别为3.4 V和0.2 V，试计算

（1）三极管的电流放大系统 $ \beta $值应取为多少，才能保证输入高电平信号时三极管饱和导通？

（2）输出的高、低电平值。

解：（1）根据式(3.4.4)可知，如果图3.4.8电路中的三极管工作在饱和状态，则可得

$$ \beta=\left(V_{CC}-V_{D3}\right)/R_{2}I_{BS} $$

由于输入高电平信号时二极管 $ D_{1} $截止，于是得到

$$ \begin{aligned}I_{\mathrm{BS}}&=\left(V_{\mathrm{CC}}-V_{\mathrm{D2}}-V_{\mathrm{D3}}-V_{\mathrm{ON}}\right)/R_{1}\\\beta&=\left(V_{\mathrm{CC}}-V_{\mathrm{D3}}\right)R_{1}/\left(V_{\mathrm{CC}}-V_{\mathrm{D2}}-V_{\mathrm{D3}}-V_{\mathrm{ON}}\right)R_{2}\\&=\left(5-0.7\right)\times4/\left(5-0.7-0.7-0.7\right)\times1.6\\&=3.7\end{aligned} $$

因此，三极管的电流放大系数必须大于3.7。

（2）输入为低电平 0.2 V 时， $ D_{1} $ 导通，P 点为 0.9 V，三极管处于截止状态，故输出的高电平为 $ V_{OH}=V_{CC} $

输入为高电平 3.4 V 时，三极管导通，P 点为 2.1 V，二极管 $ D_{1} $ 截止。在 $ \beta $ 值远大于 3.7 的情况下，三极管处于饱和导通状态，输出为低电平 $ V_{OL}=V_{D3}=0.7 V $

复习思考题

R3.4.1 三极管工作在放大区、截止区、饱和区的条件是什么？三个区的工作特性各有何特点？

3.4.2 TTL 反相器的电路结构和工作原理

一、 电路结构

反相器是 TTL 集成门电路中电路结构最简单的一种。图 3.4.9 中给出了 74 系列 TTL 反相器的典型电路。因为这种类型电路的输入端和输出端均为三极管结构，所以称为三极管-三极管逻辑电路（Transistor-Transistor Logic），简称 TTL 电路。

图3.4.9所示电路由三部分组成： $ T_{1} $、 $ R_{1} $ 和 $ D_{1} $ 组成的输入级， $ T_{2} $、 $ R_{2} $ 和 $ R_{3} $ 组成的倒相级， $ T_{4} $、 $ T_{c} $、 $ D_{3} $ 和 $ R_{4} $ 组成的输出级。

设电源电压 $ V_{cc}=5\ V $，输入信号的高、低电平分别为 $ V_{IH}=3.4\ V $， $ V_{IL}=0.2\ V $。PN 结的伏安特性可以用折线化的等效电路代替，并认为开启电压 $ V_{ON} $ 为 0.7V。

由图3.4.9可见，当 $ v_{1}=V_{IL} $时， $ T_{1} $的发射结必然导通，导通后 $ T_{1} $的基极电位被钳在 $ v_{BI}=V_{IL}+V_{ON}=0.9\ V $。因此， $ T_{2} $的发射结不会导通。由于 $ T_{1} $的集电极回路电阻是 $ R_{2} $和 $ T_{2} $的b-c结反向电阻之和，阻值非常大，因而 $ T_{1} $工作在深度饱和状态，使 $ V_{CE(sat)}\approx0 $。这时 $ T_{1} $的集电极电流极小，在定量计算时可略而不计。 $ T_{2} $截止后 $ v_{C2} $为高电平，而 $ v_{E2} $为低电平，从而使 $ T_{4} $导通、 $ T_{5} $截止，

输出为高电平 $ V_{OH} $

当 $ v_{1}=V_{IH} $ 时，如果不考虑 $ T_{2} $ 的存在，则应有 $ v_{BH}=V_{IH}+V_{ON}=4.1V $ 。显然，在存在 $ T_{2} $ 和 $ T_{5} $ 的情况下， $ T_{2} $ 和 $ T_{5} $ 的发射结必然同时导通。而一旦 $ T_{2} $ 和 $ T_{5} $ 导通之后， $ v_{BH} $ 便被钳在了 2.1V，所以 $ v_{BH} $ 在实际上不可能等于 4.1V，只能是 2.1V 左右。 $ T_{2} $ 导通使 $ v_{C2} $ 降低而 $ v_{E2} $ 升高，导致 $ T_{4} $ 截止、 $ T_{5} $ 导通，输出变为低电平 $ V_{OL} $。可见，输出和输入之间是反相关关系，即 $ Y=A' $。

由于 $ T_{2} $ 集电极输出的电压信号和发射极输出的电压信号变化方向相反，所以将这一级称为倒相级。输出级的工作特点是在稳定状态下 $ T_{4} $ 和 $ T_{5} $ 总是一个导通而另一个截止，这就有效地降低了输出级的静态功耗并提高了驱动负载的能力。通常将这种形式的电路称为推拉式（push-pull）电路或图腾柱（totem-pole）输出电路。为确保 $ T_{5} $ 饱和导通时 $ T_{4} $ 可靠地截止，又在 $ T_{4} $ 的发射极下面串进了二极管 $ D_{2} $。

$ D_{1} $ 是输入端钳位二极管，它既可以抑制输入端可能出现的负极性干扰脉冲，又可以防止输入电压为负时 $ T_{1} $ 的发射极电流过大，起到保护作用。这个二极管允许通过的最大电流约为 20 mA。

二、 电压传输特性

如果把图3.4.9所示反相器电路输出电压随输入电压的变化用曲线描绘出来，就得到了图

3.4.10 所示的电压传输特性。

在曲线的 AB 段，因为 $ v_{1} < 0.6 \, V $，所以 $ v_{B1} < 1.3 \, V $， $ T_{2} $ 和 $ T_{5} $ 截止而 $ T_{4} $ 导通，故输出为高电平

$$ V_{\mathrm{OH}}=V_{\mathrm{CC}}-v_{R2}-v_{\mathrm{BE4}}-v_{\mathrm{D2}}\approx3.4\mathrm{~V} $$

我们将这一段称为特性曲线的截止区。

在 BC 段里，由于 $ v_{1} > 0.7 \, V $ 但低于1.3 V，所以 $ T_{2} $ 导通而 $ T_{5} $ 依旧截止。这时 $ T_{2} $ 工作在放大区，随着 $ v_{1} $ 的升高 $ v_{C2} $ 和 $ v_{0} $ 线性地下降。这一段称为特性曲线的线性区。

当输入电压上升到1.4 V左右时， $ v_{B1} $约为2.1 V，这时 $ T_{2} $和 $ T_{5} $将同时导通， $ T_{4} $截止，输出电位急剧地下降为低电平，这就是

为转折区的 CD 段工作情况。转折区中点对应的输入电压称为阈值电压或门槛电压，用 $ V_{TH} $ 表示。此后 $ v_{1} $ 继续升高时 $ v_{0} $ 不再变化，进入特性曲线的DE段。DE 段称为特性曲线的饱和区。

三、 输入端噪声容限

从电压传输特性上可以看到，当输入信号偏离正常的低电平（0.2 V）而升高时，输出的高电平并不立刻改变。同样，当输入信号偏离正常的高电平（3.4 V）而降低时，输出的低电平也不会马上改变。因此，和CMOS反相器类似，同样也存在一个允许的噪声容限，即保证输出高、低电平基本不变（或者说变化的大小不超过允许限度）的条件下，允许输入电平有一定的波动范围。

噪声容限的定义方法也和 CMOS 反相器一样。由式(3.3.3)和式(3.3.4)知，输入为高电平和低电平时的噪声容限为

$$ V_{\mathrm{NH}}=V_{\mathrm{OH(min)}}-V_{\mathrm{IH(min)}} $$

$$ V_{\mathrm{N L}}=V_{\mathrm{I L}(\max)}-V_{\mathrm{O I}(\max)} $$

74 系列门电路的典型参数为 $ V_{OH(\min)} = 2.4\ V $, $ V_{OL(\max)} = 0.4\ V $, $ V_{IH(\min)} = 2.0\ V $, $ V_{IL(\max)} = 0.8\ V $, 故得到 $ V_{NH} = 0.4\ V $, $ V_{NL} = 0.4\ V $。

复习思考题

R3.4.2 为什么74系列TTL反相器的电压传输特性上有一个线性区？

3.4.3 TTL 反相器的静态输入特性和输出特性

一、 输入特性

在图3.4.9给出的TTL反相器电路中，如果仅仅考虑输入信号是高电平和低电平而不是某一个中间值的情况，则可忽略 $ T_{2} $和 $ T_{5} $的b-c结反向电流以及 $ R_{3} $对 $ T_{5} $基极回路的影响，将输入端的等效电路画成如图3.4.11所示的形式。

当 $ V_{cc}=5\ V $, $ v_{1}=V_{1L}=0.2\ V $ 时，输入低电平电流为

$$ I_{\mathrm{I I L}}=-\frac{V_{\mathrm{C C}}-v_{\mathrm{B E I}}-V_{\mathrm{I I L}}}{R_{\mathrm{I}}}\approx-1\mathrm{m A} $$

$ v_{1}=0 $ 时的输入电流称为输入短路电流 $ I_{1S} $ 。显然， $ I_{1S} $ 的数值比 $ I_{1L} $ 的数值要略大一点。在做近似分析计算时，经常用手册上给出的 $ I_{1S} $ 近似代替 $ I_{1L} $ 使用。

当 $ v_{1}=V_{IH}=3.4\ V $ 时， $ T_{1} $ 管处于 $ v_{BC}>0, v_{BE}<0 $ 的状态。在这种工作状态下，相当于把原来的集电极 $ c_{1} $ 当作发射极使用，而把原来的发射极 $ e_{1} $ 当作集电极使用了。因此称这种状态为倒置状态。倒置状态下三极管的电流放大系数 $ \beta_{i} $ 极小（在 0.01 以下），如果近似地认为 $ \beta_{i}=0 $，则这时的输入电流只是 be 结的反向电流，所以高电平输入电流 $ I_{IH} $ 很小。74 系列门电路每个输入端的 $ I_{IH} $ 值在 40 $ \mu A $ 以下。

根据图3.4.11的等效电路可以画出输入电流随输入电压变化的曲线——输入特性曲线，如图3.4.12所示。

输入电压介于高、低电平之间的情况要复杂一些，但考虑到这种情况通常只发生在输入信号电平转换的暂短过程中，所以就不做详细的分析了。

二、 输出特性

1. 高电平输出特性

前面已经讲过，当 $ v_{0}=V_{OH} $ 时，图3.4.9电路中的 $ T_{4} $ 和 $ D_{2} $ 导通， $ T_{5} $ 截止，输出端的等效电路可以画成图3.4.13所示的形式。由图可见，这时 $ T_{4} $ 工作在射极输出状态，电路的输出电阻很小。在负载电流较小的范围内，负载电流的变化对 $ V_{OH} $ 的影响很小。

随着负载电流 $ i_{L} $ 绝对值的增加， $ R_{4} $ 上的压降也随之加大，最终将使 $ T_{4} $ 的 b-c 结变为正向偏置， $ T_{4} $ 进入饱和状态。这时 $ T_{4} $ 将失去射极跟随功能，因而 $ V_{OH} $ 随 $ i_{L} $ 绝对值的增加几乎线性地下降。图 3.4.14 给出了 74 系列门电路在输出为高电平时的输出特性曲线。从曲线上可见，在 $ |i_{L}|<5 $ mA 的范围内 $ V_{OH} $ 变化很小。当 $ |i_{L}|>5 $ mA 以后，随着 $ i_{L} $ 绝对值的增加 $ V_{OH} $ 下降较快。

由于受到功耗的限制，所以手册上给出的高电平输出电流的最大值要比5 mA小得多。74系列门电路的运用条件规定，输出为高电平时，最大负载电流不能超过0.4 mA。如果 $ V_{CC}=5\ V $， $ V_{OH}=2.4\ V $，那么当 $ I_{OH}=-0.4\ mA $ 时门电路内部消耗的功率已达到1 mW。

2. 低电平输出特性

当输出为低电平时，门电路输出级的 $ T_{5} $ 管饱和导通而 $ T_{4} $ 管截止，输出端的等效电路如图 3.4.15 所示。由于 $ T_{5} $ 饱和导通时 c-e 间的饱和导通内阻很小（通常在 10 Ω 以内），饱和导通压降低（通常约 0.1 V），所以负载电流 $ i_{L} $ 增加时输出的低电平 $ V_{OL} $ 仅稍有升高。图 3.4.16 是低电平输出特性曲线，可以看出， $ V_{OL} $ 与 $ i_{L} $ 的关系在较大的范围里基本呈线性。

【例 3.4.2】 在图 3.4.17 所示的电路中，试计算门 $ G_{1} $ 最多可以驱动多少个同样的反相器电路。这些反相器的输入特性和输出特性分别由图 3.4.12、图 3.4.14 和图 3.4.16 给出。要求 $ G_{1} $ 输出的高、低电平满足 $ V_{OH} \geqslant 3.2\ V, V_{OL} \leqslant 0.2\ V $。

解：首先计算保证 $ V_{0L} \leq 0.2 $ V 时可以驱动的反相器数目 $ N_{1} $

由图3.4.16所示低电平输出特性上查到， $ V_{OL}=0.2\ V $ 时的负载电流 $ i_{L}=16\ mA $。这时 $ G_{1} $ 的负载电流是所有负载门的输入电流之和。由图3.4.12所示的输入特性上又可查到，当 $ v_{1}=0.2\ V $ 时每

个门的输入电流为 $ i_{1}=-1\ mA $，于是得到电流绝对值间的关系

$$ N_{1}\mid i_{1}\mid\leq i_{1} $$

即

$$ N_{i}\leqslant\frac{i_{L}}{\left|i_{1}\right|}=\frac{16}{1}=16 $$

$ N_{1} $ 即为可以驱动的负载个数。

其次，再计算保证 $ V_{OH} \geqslant 3.2 $ V 时能驱动的负载门数目 $ N_2 $。由图 3.4.14 所示高电平输出特性上查到， $ V_{OH} = 3.2 $ V 时，对应的 $ i_L $ 为 -7.5 mA。但手册上同时又规定 $ |I_{OH}| < 0.4 $ mA，故应取 $ |i_L| \leqslant 0.4 $ mA 计算。由图 3.4.12 所示的输入特性可知，每个输入端的高电平输入电流 $ I_{IH} = 40 $ $ \mu $A，故可得

即

$$ \begin{aligned}N_{2}I_{\mathrm{IH}}&\leqslant\mid i_{\mathrm{L}}\mid\\N_{2}\leqslant\frac{\mid i_{\mathrm{L}}\mid}{I_{\mathrm{IH}}}&=\frac{0.4}{0.04}=10\end{aligned} $$

综合以上两种情况可得出结论：在给定的输入、输出特性曲线下，74系列的反相器可以驱动同类型反相器的最大数目是 N=10。

从这个例子中还能看到，由于门电路无论在输出高电平还是输出低电平时均有一定的输出电阻，所以输出的高、低电平都要随负载电流的改变而发生变化。这种变化越小，说明门电路带负载的能力越强。有时也用输出电平的变化不超过某一规定值时允许的最大负载电流来定量表示门电路带负载能力的大小。

三、 输入端负载特性

在具体使用门电路时，有时需要在输入端与地之间或者输入端与信号的低电平之间接入电阻 $ R_{p} $，如图3.4.18所示。

由图3.4.18可知，因为输入电流流过 $ R_{p} $，这就必然会在 $ R_{p} $上产生压降而形成输入端电位 $ v_{1} $。而且， $ R_{p} $越大 $ v_{1} $也越高。

图 3.4.19 所示的曲线给出了 $ v_{1} $ 随 $ R_{p} $ 变化的规律，即输入端负载特性。由图可知

$$ v_{1}{=}\frac{R_{\mathrm{p}}}{R_{1}+R_{\mathrm{p}}}(\ V_{\mathrm{CC}}-v_{\mathrm{BE1}}) $$

上式表明，在 $ R_{p} \ll R_{1} $ 的条件下， $ v_{1} $ 几乎与 $ R_{p} $ 成正比。但是当 $ v_{1} $ 上升到 1.4 V 以后， $ T_{2} $ 和 $ T_{3} $ 的发射结同时导通，将 $ v_{BH} $ 钳位在了 2.1 V 左右，所以即使 $ R_{p} $ 再增大， $ v_{1} $ 也不会再升高了。这时 $ v_{1} $ 与 $ R_{p} $ 的关系也就不再遵守式 (3.4.6) 的关系，特性曲线趋近于 $ v_{1} = 1.4 \, V $ 的一条水平线。

【例3.4.3】在图3.4.20所示的电路中，为保证门 $ G_{1} $输出的高、低电平能正确地传送到门

$ G_{2} $ 的输入端，要求 $ v_{O1}=V_{OH} $ 时 $ v_{l2}\geqslant V_{IH(min)} $， $ v_{O1}=V_{OL} $ 时 $ v_{l2}\leqslant V_{IL(max)} $，试计算 $ R_{P} $ 的最大允许值是多少。已知 $ G_{1} $ 和 $ G_{2} $ 均为 74 系列反相器， $ V_{CC}=5\ V $， $ V_{OH}=3.4\ V $， $ V_{OL}=0.2\ V $， $ V_{IH(min)}=2.0\ V $， $ V_{IL(max)}=0.8\ V $。 $ G_{1} $ 和 $ G_{2} $ 的输入特性和输出特性如图

3.4.12 和图 3.4.14、图 3.4.16 所示。

解：首先计算 $ v_{01}=V_{OH}, v_{12}\geqslant V_{IH(min)} $ 时 $ R_{P} $ 的允许值。由图3.4.20可得

$$ V_{OH}-I_{IH}R_{P}\geqslant V_{IH(min)} $$

$$ R_{p}\leqslant\frac{V_{OH}-V_{IH(min)}}{I_{IH}} $$

从图 3.4.12 所示的输入特性曲线上查到 $ v_{1}=V_{IH}=2.0\ V $ 时的输入电流 $ I_{IH}=0.04\ mA $，代入式(3.4.7)得到

$$ R_{p}\leqslant\frac{3.4-2.0}{0.04\times10^{-3}}\Omega=35\ k\Omega $$

其次，再计算 $ v_{01}=V_{0L}, v_{12}\leq V_{IL(\max)} $ 时 $ R_{p} $ 的允许值。由图3.4.18可见，当 $ R_{p} $ 的接地端改接至 $ V_{0L} $ 时，应满足如下关系式

$$ \begin{aligned}\frac{R_{p}}{R_{1}}&\leqslant\frac{V_{IL(max)}-V_{OL}}{V_{CC}-v_{BE1}-V_{IL(max)}}\\R_{p}&\leqslant\frac{V_{IL(max)}-V_{OL}}{V_{CC}-v_{BE1}-V_{IL(max)}}\cdot R_{1}\end{aligned} $$

故得到

将给定参数代入上式后得出 $ R_p \leq 0.69\ k\Omega $。

综合以上两种情况，应取 $ R_{p} \leqslant 0.69 \, k\Omega $ 。也就是说， $ G_{1} $ 和 $ G_{2} $ 之间串联的电阻不应大于

690 $ \Omega $, 否则当 $ v_{01}=V_{0L} $ 时 $ v_{12} $ 可能超过 $ V_{IL(max)} $ 值。

复习思考题

R3.4.3 TTL 反相器空载（输出端开路）时的输出电压是否还是 3.4 V 左右？为什么？

R3.4.4 TTL 反相器的输入端悬空时输入端电压 $ v_{1} $ 等于多少？这时输出是高电平还是低电平？

3.4.4 TTL 反相器的动态特性

一、 传输延迟时间

在 TTL 电路中，由于二极管和三极管从导通变为截止或从截止变为导通都需要一定的

时间，而且还有二极管、三极管以及电阻、连接线等的寄生电容存在，所以把理想的矩形电压信号加到TTL反相器的输入端时，输出电压的波形不仅要比输入信号滞后，而且波形的上升沿和下降沿也将变坏，如图3.4.21所示。

像在 CMOS 电路中所做的一样，我们将输出电压波形滞后于输入电压波形的时间称为传输延迟时间，并且将输出电压由低电平跳变为高电平时的传输延迟时间记作 $ t_{PLR} $，将输出电压由高电平跳变为低电平时的传输延迟时间记作 $ t_{PHL} $。 $ t_{PLH} $ 和 $ t_{PHL} $ 的定义方法如图 3.4.21 所示。

在 74 系列 TTL 门电路中，由于输出级的 $ T_{s} $ 管导通时工作在深度饱和状态，所以它从导通转换为截止时（对应于输出由低电平跳变为高电平时）的开关时间较长，致使 $ t_{PLH} $ 略大于 $ t_{PHL} $。

因为传输延迟时间和电路的许多分布参数有关，不易准确计算，所以 $ t_{PLH} $ 和 $ t_{PHL} $ 的数值最后都是通过实验方法测定的。这些参数可以从产品手册上查出。例如 TI 公司生产的六反相器 SN7404 的典型参数为 $ t_{PHI} = 8\ ns $，而 $ t_{PHI} = 12\ ns $。

二、 交流噪声容限

和 CMOS 反相器一样，TTL 电路的交流噪声容限也大于直流噪声容限。这是由于 TTL 电路中存在三极管的开关时间和分布电容的充放电过程，因而输入信号状态变化时必须有足够的变化幅度和作用时间才能使输出状态改变。在输入信号为窄脉冲，而且脉冲宽度接近于门电路传输延迟时间的情况下，为使输出状态改变所需要的脉冲幅度将远大于信号为直流时所需要的信号变化幅度。

图 3.4.22 是输入为不同宽度的窄脉冲时 TTL 反相器的交流噪声容限曲线。图中以 $ t_{w} $ 表示输入脉冲宽度，以 $ V_{NA} $ 表示输入脉冲的幅度。在图 (a) 中将输出高电平由额定值降至 2.0 V 时输

入正脉冲的幅度定义为正脉冲噪声容限。在图(b)中将输出低电平由额定值上升至0.8 V时输入负脉冲的幅度定义为负脉冲噪声容限。

因为绝大多数的 TTL 门电路传输延迟时间都在 50 ns 以内，所以当输入脉冲的宽度达到微秒的数量级时，在信号作用时间内电路已达到稳态，应将输入信号按直流信号处理。

三、 电源的动态尖峰电流

通过对 TTL 反相器电路的计算发现，在稳定状态下，输出电平不同时它从电源所取的电流也不一样。由图 3.4.23(a) 可见，当 $ v_{0}=V_{0L} $ 时 $ v_{1} $ 为高电平，若 $ V_{IH} \geqslant 3.4\ V $，则 $ T_{1} $、 $ T_{2} $ 和 $ T_{5} $ 导通， $ T_{4} $ 截止，电源电流 $ I_{CCL} $ 等于 $ i_{B1} $ 和 $ i_{C2} $ 之和。前面已经讲过，当 $ T_{2} $ 和 $ T_{5} $ 同时导通时 $ v_{B1} $ 被钳位在 2.1 V 左右。假定 $ T_{5} $ 发射结的导通压降为 0.7 V， $ T_{2} $ 饱和导通压降 $ V_{CE(sat)}=0.1\ V $，则 $ v_{C2}=0.8\ V $。于是得到

$$ \begin{align*}I_{\mathrm{CCL}}&=i_{\mathrm{B1}}+i_{\mathrm{C2}}\\&=\frac{V_{\mathrm{CC}}-v_{\mathrm{B1}}}{R_{1}}+\frac{V_{\mathrm{CC}}-v_{\mathrm{C2}}}{R_{2}}\end{align*} $$

故得

$$ \begin{aligned}I_{CCL}=&\left(\frac{5-2.1}{4\times10^{3}}+\frac{5-0.8}{1.6\times10^{3}}\right)A\\=&(0.73+2.63)mA\approx3.4mA\end{aligned} $$

在 $ v_{0}=V_{OH} $ 时，设 $ v_{1}=V_{1L}=0.2\ V $，由图3.4.23（b）可见，这时 $ T_{1} $ 和 $ T_{4} $ 导通， $ T_{2} $ 和 $ T_{5} $ 截止。因为输出端没有接负载， $ T_{4} $ 没有电流流过，所以电源电流 $ I_{CCH} $ 等于 $ i_{B1} $。如果取 $ T_{1} $ 发射结的导通压降为 0.7 V，则 $ v_{B1}=0.9\ V $，于是得到

$$ \begin{aligned}I_{CCH}&=i_{B1}\\&=\frac{V_{CC}-v_{B1}}{R}\\&=\frac{5-0.9}{4\times10^{3}}\mathrm{~A}\approx1\mathrm{~mA}\end{aligned} $$

动态情况下，特别是当输出电压由低电平突然转变成高电平的过渡过程中，由于 $ T_{3} $原来工作在深度饱和状态，所以 $ T_{4} $的导通必然先于 $ T_{5} $的截止，这样就出现了短时间内 $ T_{4} $和 $ T_{5} $同时导通的状态，有很大的瞬时电流流经 $ T_{4} $和 $ T_{5} $，使电源电流出现尖峰脉冲，如图3.4.24所示。

由图3.4.25可见，如果 $ v_{1} $从高电平跳变成低电平的瞬间 $ T_{5} $尚未脱离饱和导通状态而 $ T_{4} $已饱和导通，则电源电流的最大瞬时值将为

$$ \begin{aligned}I_{CCM}=&i_{C4}+i_{B4}+i_{B1}\\=&\frac{V_{CC}-V_{CE(sat)4}-v_{D2}-V_{CE(sat)5}}{R_{4}}+\frac{V_{CC}-v_{BE4}-v_{D2}-V_{CE(sat)5}}{R_{2}}\\&+\frac{V_{CC}-v_{B1}}{R_{1}}\end{aligned} $$

$$ \begin{aligned}I_{CCM}&=\frac{5-0.1-0.7-0.1}{130}A+\frac{5-0.7-0.7-0.1}{1.6\times10^{3}}A+\frac{5-0.9}{4\times10^{3}}A\\&=34.7\times10^{-3}A=34.7mA\end{aligned} $$

故得到

电源尖峰电流带来的影响主要表现为两个方面。首先，它使电源的平均电流增加了。而且从图3.4.24上不难看出，信号的重复频率越高、门电路的传输延迟时间 $ t_{PLH} $越长，电流平均值增加得越多。在计算系统的电源容量时必须注意这一点。

其次，当系统中有许多门电路同时转换工作状态时，电源的瞬时尖峰电流数值很大，这个尖峰电流将通过电源线和地线以及电源的内阻形成一个系统内部的噪声源。因此，在系统设计时应采取有效的措施将这个噪声抑制在允许的限度以内。

从图3.4.24上还可以看到，在输出电压由高电平变为低电平的过程中也有一个不大的电源尖峰电流产生，但由于 $ T_{4} $导通时一般并非工作在饱和状态，能够较快地截止，所以 $ T_{4} $和 $ T_{5} $同时导通的时间极短，不可能产生很大的瞬态电源电流。在计算电源容量时，可以不考虑它的影响。

为便于计算尖峰电流的平均值，可以近似地将电源的尖峰电流视为三角波，并认为尖峰电流的持续时间等于传输延迟时间 $ t_{PLH} $，如图3.4.26所示。图中的T为信号重复周期。

一个周期内尖峰脉冲的平均值为

$$ I_{\mathrm{PAV}}=\frac{\displaystyle\frac{1}{2}(I_{\mathrm{CCM}}-I_{\mathrm{CCL}})t_{\mathrm{PLH}}}{T} $$

或以脉冲重复频率 $ f=\frac{1}{T} $表示为

$$ I_{\mathrm{P A V}}=\frac{1}{2}f\cdot t_{\mathrm{P L H}}\cdot(I_{\mathrm{C C M}}-I_{\mathrm{C C L}}) $$

如果每个周期中输出高、低电平的持续时间相等，在考虑电源动态尖峰电流的影响之后，电源电流的平均值将为

$$ I_{\mathrm{C C A V}}=\frac{1}{2}\left(I_{\mathrm{C C H}}+I_{\mathrm{C C L}}\right)+\frac{1}{2}f\cdot t_{\mathrm{P L H}}\cdot\left(I_{\mathrm{C C M}}-I_{\mathrm{C C L}}\right) $$

【例 3.4.4】若 74 系列 TTL 反相器的电路参数如图 3.4.9 所给出，并知 $ t_{PLH} = 15 $ ns，试计算在 f = 5 MHz 的矩形波输入电压信号作用下电源电流的平均值。输入电压信号的占空比（高电平持续时间与周期之比）为 50%。

解：在图3.4.9所示的电路参数下，根据式(3.4.9)、(3.4.10)和(3.4.11)已计算出 $ I_{CCL}=3.4\ mA $， $ I_{CCH}=1\ mA $， $ I_{CCM}=34.7\ mA $。将这些数值及给定的 $ f $、 $ t_{PLH} $值代入式(3.4.14)得到

$$ \begin{aligned}I_{CCAV}&=\left[\frac{1}{2}(1+3.4)+\frac{1}{2}\times5\times10^{6}\times15\times10^{-9}\dot{\times}(34.7-3.4)\right]mA\\&=\left(2.2+1.17\right)mA\\&=3.37mA\end{aligned} $$

这个结果比单纯地用 $ I_{CCH} $和 $ I_{CCL} $平均所得到的数值增加了53%。由此可见，在工作频率较高时不能忽视尖峰电流对电源平均电流的影响。

复习思考题

R3.4.5 为什么 TTL 门电路的 $ t_{PLH} $ 大于 $ t_{PHL} $?

R3.4.6 TTL电路的电源尖峰电流是怎样产生的？它对系统的工作可能有哪些影响？

3.4.5 其他类型的 TTL 门电路

一、 其他逻辑功能的门电路

与 CMOS 门电路相仿，在 TTL 门电路的定型产品中除了反相器以外也有与门、或门、与非门、或非门、与或非门和异或门几种常见的类型。尽管它们逻辑功能各异，但输入端、端出端的电路结构形式与反相器基本相同，因此前面所讲的反相器的输入特性和输出特性对这些门电路同样适用。

1. 与非门

图 3.4.27 是 74 系列与非门的典型电路。它与图 3.4.9 所示反相器电路的区别在于输入端改成了多发射极三极管。

多发射极三极管的结构如图3.4.28（a）所示，它的基区和集电区是共用的，而在P型的基区

上制作了两个（或多个）高掺杂的N型区，形成两个互相独立的发射极。多发射极三极管工作过程的详细分析比较复杂。为了简化处理，可以用图3.4.28（b）中的近似等效电路表示多发射极三极管 $ ^{①} $。从图中不难看出，这时的多发射极三极管 $ T_{1} $和电阻 $ R_{1} $组成了一个二极管与门电路。

在图 3.4.27 所示的与非门电路中，只要 A、B 当中有一个接低电平，则 $ T_{1} $ 必有一个发射结导通，并将 $ T_{1} $ 的基极电位钳在 0.9 V（假定 $ V_{IL} = 0.2 $ V， $ v_{BE} = 0.7 $ V）。这时 $ T_{2} $ 和 $ T_{5} $ 都不导通，输出为高电平 $ V_{OH} $。

只有当A、B同时为高电平时， $ T_{2} $ 和 $ T_{5} $ 才同时导通，并使输出为低电平 $ V_{OL} $。因此，Y和A、B之间为与非关系，即 $ \boldsymbol{Y}=(\boldsymbol{A}\cdot\boldsymbol{B})^{\prime} $。

可见，TTL电路中的与逻辑关系是利用 $ T_{1} $的多发射极结构实现的。

与非门输出电路的结构和电路参数与反相器相同，所以反相器的输出特性也适用于与非门。

在计算与非门每个输入端的输入电流时，应根据输入端的不同工作状态区别对待。在把两个输入端并联使用时，由图3.4.27中可以看出，低电平输入电流仍可按式（3.4.6）计算，所以和反相器相同。而输入接高电平时，由图3.4.28（b）可见， $ e_{1} $ 和 $ e_{2} $ 分别接至两个反向偏置的二极管，所以总的输入电流为单个输入端的高电平输入电流的两倍。

2. 或非门

或非门的典型电路如图 3.4.29 所示。图中 $ T_{1}^{\prime} $、 $ T_{2}^{\prime} $ 和 $ R_{1}^{\prime} $ 所组成的电路和 $ T_{1} $、 $ T_{2} $、 $ R_{1} $ 组成的电路完全相同。当 A 为高电平时， $ T_{2} $ 和 $ T_{5} $ 同时导通， $ T_{4} $ 截止，输出 Y 为低电平。当 B 为高电平时， $ T_{2}^{\prime} $ 和 $ T_{5}^{\prime} $ 同时导通而 $ T_{4} $ 截止，Y 也是低电平。只有 A、B 都为低电平时， $ T_{2} $ 和 $ T_{2}^{\prime} $ 同时截止， $ T_{5} $ 截止而 $ T_{4} $ 导通，从而使输出成为高电平。因此，Y 和 A、B 间为或非关系，即 $ Y=(A+B)^{\prime} $。

可见，或非门中的或逻辑关系是通过将 $ T_{2} $和 $ T'_{2} $两个三极管的输出端并联来实现的。

由于或非门的输入端和输出端电路结构与反相器相同，所以输入特性和输出特性也和反相器一样。在将两个或输入端并联时，无论高电平输入电流还是低电平输入电流，都是单个输入端输入电流的两倍。

3. 与或非门

若将图3.4.29所示的或非门电路中的每个输入端改用多发射极三极管，就得到了图3.4.30所示的与或非门电路。

由图3.4.30可见，当A、B同时为高电平时， $ T_{2} $、 $ T_{5} $导通而 $ T_{4} $截止，输出Y为低电平。同理，当C、D同时为高电平时， $ T_{2}^{\prime} $、 $ T_{5}^{\prime} $导通而 $ T_{4} $截止，也使Y为低电平。只有A、B和C、D每一组输入都不同时为高电平时， $ T_{2} $和 $ T_{2}^{\prime} $同时截止，使 $ T_{5} $截止而 $ T_{4} $导通，输出Y为高电平。因此，Y和A、B及C、D间是与或非关系，即 $ Y=(AB+CD)^{\prime} $。

4. 异或门

异或门典型的电路结构如图3.4.31所示。图中虚线以右部分和或非门的倒相级、输出级相同，只要 $ T_{6} $和 $ T_{7} $当中有一个基极为高电平，都能使 $ T_{8} $截止、 $ T_{9} $导通，输出为低电平。

若 A、B 同时为高电平，则 $ T_{6} $、 $ T_{9} $ 导通而 $ T_{8} $ 截止，输出为低电平。反之，若 A、B 同时为低电平，则 $ T_{4} $ 和 $ T_{5} $ 同时截止，使 $ T_{7} $ 和 $ T_{9} $ 导通而 $ T_{8} $ 截止，输出也为低电平。

当 A、B 不同时（即一个是高电平而另一个是低电平）， $ T_{1} $ 正向饱和导通、 $ T_{6} $ 截止。同时，由于 A、B 中必有一个是高电平，使 $ T_{4} $、 $ T_{5} $ 中有一个导通，从而使 $ T_{7} $ 截止。 $ T_{6} $、 $ T_{7} $ 同时截止以后， $ T_{8} $ 导通、 $ T_{9} $ 截止，故输出为高电平。因此，Y 和 A、B 间为异或关系，即 $ Y = A \oplus B $。

与门、或门电路是在与非门、或非门电路的基础上于电路内部增加一级反相级所构成的。因此，与门、或门的输入电路及输出电路和与非门、或非门的相同。这两种门电路的具体电路和工作原理就不一一介绍了。

二、 集电极开路输出的门电路（OC门）

和 CMOS 电路中的 OD 输出结构门电路类似，在 TTL 电路中也有一种集电极开路（Open Collector）输出结构的门电路。

虽然推拉式输出电路结构具有输出电阻很低的优点，但使用时有一定的局限性。首先，我们不能把它们的输出端并联接成线与结构。由图3.4.32可见，倘若一个门的输出是高电平而另一个门的输出是低电平，则输出端并联以后必然有很大的负载电流同时流过这两个门的输出级。这个电流的数值将远远超过正常工作电流，可能使门电路损坏。

其次，在采用推拉式输出级的门电路中，电源一经确定（通常规定工作在+5 V），输出的高电平也就固定了，因而无法满足对不同输出高电平的需要。此外，推拉式电路结构也不能满足驱动较大电流及较高电压负载的要求。

克服上述局限性的方法就是将输出级改为集电极开路的三极管结构，做成集电极开路输出的门电路，简称 OC 门。

图 3.4.33 给出了 OC 门的电路结构和图形符号。它的图形符号与 OD 门所用的符号相同。OC 门在工作时同样需要外接负载电阻和电源。只要电阻的阻值和电源电压的数值选择得当，就能够做到既保证输出的高、低电平符合要求，输出端三极管的负载电流又不过大。

OC 门的使用方法和前面讲过的 OD 门的使用方法类似。利用 OC 门同样能接成线与结构以及实现输出与输入之间的电平变换。

图 3.4.34 是将两个 OC 结构与非门输出并联的例子。由图可知，只有 A、B 同时为高电平时 $ T_{5} $ 才导通， $ Y_{1} $ 输出低电平，故 $ Y_{1} = (A \cdot B)^{\prime} $。同理， $ Y_{2} = (C \cdot D)^{\prime} $。若将 $ Y_{1} $、 $ Y_{2} $ 两条输出线直接接在一起组成线与结构，则只要 $ Y_{1} $、 $ Y_{2} $ 有一个是低电平，Y 就是低电平，只有 $ Y_{1} $、 $ Y_{2} $ 同时为高电平时，Y 才是高电平，于是得到

$$ Y=Y_{1}\cdot Y_{2}=\left(AB\right)^{\prime}\cdot\left(CD\right)^{\prime}=\left(AB+CD\right)^{\prime} $$

由于 $ T_{5} $ 和 $ T_{5}^{\prime} $ 同时截止时输出的高电平为 $ V_{OH}=V_{CC2} $，而 $ V_{CC2} $ 的电压数值可以不同于门电路本身的电源 $ V_{CC1} $，所以只要根据要求选择 $ V_{CC2} $ 的大小，就可以得到所需的 $ V_{OH} $ 值。

另外，有些 OCL 的输出管设计得尺寸较大，足以承受较大电流和较高电压。例如，SN7407 输出管允许的最大负载电流为 40 mA，截止时耐压 30 V，足以直接驱动小型继电器。

OC门外接电阻的计算方法和 OD门外接电阻的计算方法基本相同。唯一不同的一点是在多个负载门输入端并联的情况下，低电平输入电流的数目不一定与输入端的数目相等。

由图3.4.27所示与非门的电路结构图中可知，将输入端并联后总的低电平输入电流和每个

输入端单独接低电平时的输入电流是一样的。因此，在用式(3.3.9)计算 $ R_{L(min)} $时，式中的 $ m' $等于负载门的个数，而不是输入端的数目，如图3.4.35所示。

而对于图3.4.29所示的或非门，将输入端并联以后，总的低电平输入电流等于每个输入端单独接低电平时的输入电流乘以并联输入端的数目，而不是乘以门的数目。因此，在用式(3.4.9)计算 $ R_{L(\min)} $时，式中的 $ m' $等于输入端的个数，而不是负载门的数目，如图3.4.36所示。

当输入为高电平时，无论负载是 m 个与输入端并联还是 m 个或输入端并联，总的高电平输入电流都等于单个输入端高电平输入电流的 m 倍。所以在用式(3.3.8)计算 $ R_{L(\max)} $ 时，式中的 m 都等于并联的输入端数目。

【例3.4.5】试为图3.4.37电路中的外接负载电阻 $ R_{L} $，选定合适的阻值。已知 $ G_{1} $、 $ G_{2} $为

OC门，输出管截止时的漏电流为 $ I_{OH}=200\ \mu A $，输出管导通时允许的最大负载电流为 $ I_{OL(\max)}=16\ mA $。 $ G_{3} $、 $ G_{4} $ 和 $ G_{5} $ 均为 74 系列与非门，它们的低电平输入电流为 $ I_{IL}=-1\ mA $，高电平输入电流为 $ I_{IH}=40\ \mu A $。给定 $ V_{CC}=5\ V $，要求 OC 门输出的高电平 $ V_{OH}\geq3.0\ V $，低电平 $ V_{OL}\leq0.4\ V $。

解：根据式 $ (3.3.8) $，得

$$ \begin{aligned}R_{\mathrm{L(max)}}=&\frac{V_{\mathrm{CC}}-V_{\mathrm{OH}}}{nI_{\mathrm{OH}}+mI_{\mathrm{IH}}}\\=&\frac{5-3}{2\times0,2+9\times0.04}\mathrm{k}\Omega=2.63\mathrm{k}\Omega\end{aligned} $$

又由式(3.3.9)可得到

$$ R_{\mathrm{L(min)}}=\frac{V_{\mathrm{CC}}-V_{\mathrm{OL}}}{I_{\mathrm{OL(max)}}-m^{\prime}\mid I_{\mathrm{LL}}\mid} $$

$$ \begin{aligned}=&\frac{5-0.4}{16-3\times1}k\Omega\\=&0.35k\Omega\end{aligned} $$

选定的 $ R_{L} $ 值应在 2.63 kΩ 与 0.35 kΩ 之间，故取

$$ R_{_{\mathrm{L}}}=1\mathrm{~k}\Omega $$

三、 三态输出门电路（TS门）

在 TTL 电路中同样也有一种三态输出结构的门电路。TTL 电路中的三态输出门是在普通门电路的基础上附加控制电路而构成的。

图 3.4.38 是 TTL 三态输出门的电路结构图及图形符号，其中图 (a) 电路的控制端 EN 为高电平时 (EN=1)，P 点为高电平，二极管 D 截止，电路的工作状态和普通的与非门没有区别。这时 $ Y=(A\cdot B)^{\prime} $，可能是高电平也可能是低电平，视 A、B 的状态而定。而当控制端 EN 为低电平时 (EN=0)，P 点为低电平， $ T_{5} $ 截止。同时，二极管 D 导通， $ T_{4} $ 的基极电位被钳在 0.7 V，使 $ T_{4} $ 截止。由于 $ T_{4} $、 $ T_{5} $ 同时截止，所以输出端呈高阻状态。

因为图3.4.38(a)电路在EN=1时为正常的与非工作状态，所以称为控制端高电平有效。而在图3.4.38(b)电路中， $ EN'=0 $时为工作状态，故称这个电路为控制端低电平有效。

三态输出门的应用已经在 CMOS 三态输出门的应用中介绍过，这里不再重复。

复习思考题

R3.4.7 TTL与非门输入端并联时总的输入电流的计算方法和或非门输入端并联时总的输入电流的计算方法有何不同？

R3.4.8 OC门外接负载电阻允许阻值的计算和 OD门外接负载电阻允许阻值的计算有何区别？

3.4.6 TTL 数字集成电路的各种系列

TI 公司最初生产的 TTL 电路取名为 SN54/74 系列，我们称它为 TTL 基本系列。（54 系列和 74 系列的区别主要在于工作环境温度范围和电源允许的变化范围不同。后来在高速 CMOS 集成电路中沿用了这种命名方法。）为了满足提高工作速度和降低功耗的需要，继 54/74 系列之后又相继生产了 74H、74L、74S、74LS、74AS、74ALS、74F 等改进系列。由于 74H 系列和 74L 系列在综合性能上并未得到改善，所以不久就被随后推出的 74S 系列和 74LS 系列所取代。

继 TI 公司之后，许多半导体公司相继推出了自己的 TTL 集成电路产品，并且采用了 SN54/74 系列的技术标准。只要器件名称中的数字代码相同，则不同公司生产的产品在逻辑功能、外形尺寸和引脚排列都相同。只是在个别电气性能的指标上，会有些小的差异。

74 系列：

74 系列 TTL 电路基本单元的电路结构、工作原理和特性在前面的第 3.4.2~3.4.5 节中已经作过详细的介绍了。74 系列集成电路中，每一级门电路的传输延迟时间约为 9 ns，而功率消耗在 10 mW 左右。所以无论在工作速度上还是在功耗上，都不能令人满意。因此，虽然至今仍然有 74 系列产品提供，但一般只用于某些旧设备中原有器件的替换。在设计新的数字系统时，都理所当然地会选择改进系列的器件。

74 S系列：

74S(Schottky TTL)系列又称肖特基系列。通过对74系列门电路动态过程的分析看到，三极管导通时工作在深度饱和状态是产生传输延迟时间的一个主要原因。如果能使三极管导通时避免进入深度饱和状态，那么传输延迟时间将大幅度减小。为此，在74S系列的门电路中，采用了抗饱和三极管（或称为肖特基钳位三极管——Schottky-clamped Transistor）。

抗饱和三极管是由普通的双极型三极管和肖特基势垒二极管（Schottky Barrier Diode，简称 SBD）组合而成的，如图3.4.39所示。

由于 SBD 的开启电压很低，只有 $ 0.3 \sim 0.4 $ V，所以当三极管的 b-c 结进入正向偏置以后，SBD 首先导通，并将 b-c 结的正向电压钳位在 $ 0.3 \sim 0.4 $ V。使 $ v_{CE} $ 保持在 0.4 V 左右，从而有效地制止了三极管进入深度饱和状态。

图3.4.40是74S系列与非门（74S00）的电路结构图，其中 $ T_{1} $、 $ T_{2} $、 $ T_{3} $、 $ T_{5} $和 $ T_{6} $都是抗饱和三极管。因为 $ T_{4} $的b-c结不会出现正向偏置，亦即不会进入饱和状态，所以不必改用抗饱和三极管。电路中仍采用了较小的电阻阻值。

电路结构的另一个特点是用 $ T_{6} $、 $ R_{B} $ 和 $ R_{C} $ 组成的有源电路代替了74系列中的电阻 $ R_{3} $，为 $ T_{5} $ 管的发射结提供了一个有源泄放回路。当 $ T_{2} $ 由截止变为导通的瞬间，由于 $ T_{6} $ 的基极回路中串接了电阻 $ R_{B} $，所以 $ T_{5} $ 的基极必然先于 $ T_{6} $ 的基极导通，使 $ T_{2} $ 发射极的电流全部流入 $ T_{5} $ 的基极，从而加速了 $ T_{5} $ 的导通过程。而在稳态下，由于 $ T_{6} $ 导通后产生的分流作用，减少了 $ T_{5} $ 的基极电流，也就减轻了 $ T_{5} $ 的饱和程度，这又有利于加快 $ T_{5} $ 从导通变为截止的过程。

当 $ T_{2} $ 从导通变为截止以后，因为 $ T_{6} $ 仍处于导通状态，为 $ T_{5} $ 的基极提供了一个瞬间的低内阻泄放回路，使 $ T_{5} $ 得以迅速截止。因此，有源泄放回路的存在缩短了门电路的传输延迟时间。经过上述改进后，74S 系列的平均传输延迟时间缩短到了 3 ns。

此外，引进有源泄放电路还改善了门电路的电压传输特性。因为 $ T_{2} $ 的发射结必须经 $ T_{5} $ 或 $ T_{6} $ 的发射结才能导通，所以不存在 $ T_{2} $ 导通而 $ T_{5} $ 尚未导通的阶段，而这个阶段正是产生电压传输特性线性区的根源，因此 74S 系列门电路的电压传输特性上没有线性区，更接近于理想的开关特性，如图 3.4.41 所示。从图上可以看到，74S 系列门电路的阈值电压比 74 系列要低一些。这是因为 $ T_{1} $ 为抗饱和三极管，它的 b-c 间存在 SBD，所以 $ T_{5} $ 开始导通所需要的输入电压比 74 系列门电路要低一点。

采用抗饱和三极管和减小电路中电阻的阻值也带来了一些缺点。首先是电路的功耗加大了。74S系列门电路的平均功耗达20 mW，是74系列的两倍。其次，由于 $ T_{5} $脱离了深度饱和状态，导致了输出低电平升高（最大值可达0.5 V左右）。

74LS 系列：

为了得到更小的延迟-功耗积，即要求不仅传输延迟时间短，而且要求功耗低，在兼顾功耗与速度两方面的基础上又进一步开发了74LS（Low-power Schottky TTL）系列（也称为低功耗肖特基系列）。

图 3.4.42 是 74LS 系列与非门 (74LS00) 的典型电路。为了降低功耗，大幅度地提高了电路中各个电阻的阻值。同时，将 $ R_s $ 原来接地的一端改接到输出端，以减小 $ T_3 $ 导通时 $ R_5 $ 上的功耗。74LS 系列门电路的功耗仅为 74 系列的五分之一，74H 系列的十分之一。为了缩短传输延迟时间、提高开关工作速度，沿用了 74S 系列提高工作速度的两个方法——使用抗饱和三极管和引入有源泄放电路。同时，还将输入端的多发射极三极管用 SBD 代替 $ ^{①} $，因为这种二极管没有电荷存储效应，有利于提高工作速度。此外，为进一步加速电路开关状态的转换过程，又接入了 $ D_3 $、 $ D_4 $ 这两个 SBD。当输出端由高电平跳变为低电平时， $ D_4 $ 经 $ T_2 $ 的集电极和 $ T_5 $ 的基极为输出端的负载电容提供了另一条放电回路，既加快了负载电容的放电速度，又为 $ T_5 $ 管增加了基极驱动电流，加速了 $ T_5 $ 的导通过程。同时， $ D_3 $ 也通过 $ T_2 $ 为 $ T_4 $ 的基极提供一个附加的低内阻放电通路，使 $ T_4 $ 更快地截止，这也有利于缩短传输延迟时间。由于采用了这一系列的措施，虽然电阻阻值增大了很多，但传输延迟时间仍可达到 74 系列的水平。74LS 系列的延迟-功耗积仅为 74 系列的五分之一，74S 系列的三分之一。

74LS 系列门电路的电压传输特性也没有线性区，而且阈值电压要比 74 系列低，为 1 V 左右。

74AS系列：

/4AS( Advanced Schottky TTL) 系列是为了进一步缩短传输延迟时间而设计的改进系列。它的电路结构与 74LS 系列相似，但是电路中采用了很低的电阻阻值，从而提高了工作速度，使传输延迟时间缩短至 1.7 ns。它的缺点是功耗较大，但是比 74S 系列的功耗要小很多，约为 8 mW。

74ALS系列：

74ALS( Advanced Low-power Schottky TTL)系列是为了获得更小的延迟-功耗积而设计的改

进系列，它的延迟-功耗积是TTL电路所有系列中最小的一种。为了降低功耗，电路中采用了较高的电阻阻值。同时，通过改进生产工艺缩小了内部各个器件的尺寸，获得了减小功耗、缩短延迟时间的双重成效。此外，在电路结构上也做了局部的改进。这样就使得它的门电路功耗降至1.2 mW，而传输延迟时间只有4 ns。

74 F 系列：

74F（Fast TTL）系列通过采用新的生产工艺减小了器件内部的各种寄生电容，从而有效地提高了开关工作速度，使门电路的平均传输延迟时间缩短至只有3 ns，而功耗仍能维持在较低水平。由于它在速度和功耗两方面都介于74AS和74ALS系列之间。因此，它为设计人员提供了一种在速度与功耗之间折中的选择。

在过去相当长的一段时间里74LS系列曾经是TTL的主流系列。可以预料，74ALS系列将逐渐取代74LS系列而成为TTL电路的主流产品。

表3.4.1中列出了TTL电路不同系列的四2输入与非门（74××00）的主要性能参数。对于不同系列的TTL电路和高速CMOS电路产品，只要型号最后的数字相同，它们的逻辑功能就是一样的，但是电气性能参数就大不相同了。因此，它们之间不是任何情况下都可以互相替换的。

| 参数名称与符号 | 系 列 | | | | | |

| --- | --- | --- | --- | --- | --- | --- |

| 74 | 74S | 74LS | 74AS | 74ALS | 74F | |

| 输入低电平最大值 $ V_{IL(max)}/V $ | 0.8 | 0.8 | 0.8 | 0.8 | 0.8 | 0.8 |

| 输出低电平最大值 $ V_{OL(max)}/V $ | 0.4 | 0.5 | 0.5 | 0.5 | 0.5 | 0.5 |

| 输入高电平最小值 $ V_{IH(min)}/V $ | 2.0 | 2.0 | 2.0 | 2.0 | 2.0 | 2.0 |

| 输出高电平最小值 $ V_{OH(min)}/V $ | 2.4 | 2.7 | 2.7 | 2.7 | 2.7 | 2.7 |

| 低电平输入电流最大值 $ I_{IL(max)}/mA $ | -1.0 | -2.0 | -0.4 | -0.5 | -0.2 | -0.6 |

| 低电平输出电流最大值 $ I_{OL(max)}/mA $ | 16 | 20 | 8 | 20 | 8 | 20 |

| 高电平输入电流最大值 $ I_{IH(max)}/\mu A $ | 40 | 50 | 20 | 20 | 20 | 20 |

| 高电平输出电流最大值 $ I_{OH(max)}/mA $ | -0.4 | -1.0 | -0.4 | -2.0 | -0.4 | -1.0 |

| 传输延迟时间 $ t_{pd}/ns $ | 9 | 3 | 9.5 | 1.7 | 4 | 3 |

| 每个门的功耗/mW | 10 | 19 | 2 | 8 | 1.2 | 4 |

| 延迟-功耗积pd/pJ | 90 | 57 | 19 | 13.6 | 4.8 | 12 |

$ ^{*} $3.5 ECL 集成电路

ECL 电路是发射极耦合逻辑（Emitter Coupled Logic）电路的简称。ECL 电路是一种非饱和型的高速逻辑电路，其中的开关元件是双极型三极管，所以它属于双极型集成电路。

从上一节对 TTL 电路的讨论中可以看到，为了降低功耗和得到尽可能低的输出低电平，三极管导通时被设计在深度饱和状态或临近饱和状态。而三极管的饱和导通状态是产生电路传输延迟的最主要原因。为了提高电路的工作速度，在 ECL 电路中，将三极管的导通状态设计在非饱和的线性区，从而有效地提高了电路的开关速度。ECL 电路是目前各种类型数字集成电路中速度最快的，也是唯一能将传输延迟时间缩短至 1 ns 以内的一种。目前 ECL 电路主要用于高速和超高速的数字系统（例如高速计算机）当中。

由于 ECL 电路的工作过程可以看作是通过电路中每个三极管的集电极电流信号逐级传递进行的，所以也把这种电路称之为电流型逻辑（Current-Mode Logic）电路，简称为 CML 电路。

ECL 电路的缺点也是显而易见的。由于三极管导通时处于线性放大区，管压降必然比较高，这就导致了功耗大幅度地增加，因而限制了 ECL 电路集成度的提高。标准化的 ECL 系列产品主要是一些中、小规模的集成电路。在制作双极型的高速、超高速大规模集成电路中，通常都采用在 ECL 电路基础上改进的各种电路结构（例如大量采用发射极的“线与结构”和集电极的“线与结构”等），以达到简化电路结构和降低功耗的目的。

3.5.1 ECL 电路的基本结构和工作原理

ECL 是一种非饱和型的高速逻辑电路。图 3.5.1 为 ECL 或/或非门的典型电路和逻辑符号。因为图中 $ T_{5} $ 管的输入信号是通过发射极电阻 $ R_{E} $ 耦合过来的，所以将这种电路称为发射极耦合逻辑电路。

这个电路可以按图中的虚线所示划分成三个组成部分：电流开关、基准电压源和射极输出电路。

正常工作时取 $ V_{EE} = -5.2\ V $, $ V_{CC1} = V_{CC2} = 0\ V $, $ T_{6} $ 管发射极给出的基准电压 $ V_{BB} = -1.3\ V $, 输入信号的高、低电平各为 $ V_{in} = -0.92\ V $, $ V_{IL} = -1.75\ V $。

当全部输入端同时接低电平时， $ T_{1} \sim T_{4} $ 的基极都是 -1.75 V，而此时 $ T_{5} $ 的基极电平更高些 $ (-1.3\ V) $，故 $ T_{5} $ 导通并将发射极电平钳位在 $ v_{E} = V_{BB} - V_{RE} = -2.07\ V $（假定发射结的正向导通压降为 0.77 V）。这时 $ T_{1} \sim T_{4} $ 的发射结上只有 0.32 V，故 $ T_{1} \sim T_{4} $ 同时截止， $ v_{C1} $ 为高电平而 $ v_{C2} $ 为低电平。

当输入端有一个（假定为A）接至高电平时， $ T_{1} $ 的基极为-0.92 V，高于 $ V_{BB} $，所以 $ T_{1} $ 一定导通，并将发射极电平钳位在 $ v_{E}=v_{1}-V_{BE}=-1.69\ V $。此时加到 $ T_{5} $ 发射结上的电压只有0.4 V，故 $ T_{5} $ 截止， $ v_{C1} $ 为低电平而 $ v_{C2} $ 为高电平。

由于 $ T_{1} \sim T_{4} $ 的输出回路是并联在一起的，所以只要其中有一个输入端接高电平，就能使 $ v_{C1} $ 为低电平而 $ v_{C2} $ 为高电平。因此， $ v_{C1} $ 与各输入端之间的逻辑关系是或非， $ v_{C2} $ 与各输入端之间的逻辑关系是或。

然而在图3.5.1给定的参数下， $ v_{C1} $ 和 $ v_{C2} $ 的高、低电平不等于输入信号的高、低电平，因而无法直接作为下一级门电路的输入信号。为此，又在电路的输出端增设了由 $ T_{7} $ 和 $ T_{8} $ 组成的两个射极输出电路，以便把 $ v_{C1} $ 和 $ v_{C2} $ 的高、低电平转换成 -0.92 V 和 -1.75 V。

基准电压源是由 $ T_{6} $ 组成的射极输出电路，它为 $ T_{5} $ 的基极提供固定的基准电平。为了补偿 $ V_{BE6} $ 的温度飘移，还在 $ T_{6} $ 的基极回路里接入了两个二极管 $ D_{1} $ 和 $ D_{2} $。

中的 $ R_{L} $ 为外接的负载电阻， $ V_{PU} $ 为牵引电源。 $ V_{PU} $ 可以取成 $ V_{EE} $，也可以取不同于 $ V_{EE} $ 的数值 3.5.2 是图 3.5.1 所示 ECL 或/或非门的电压传输特性，曲线的转折区发生在 $ v_{1} = -1.2 $

-1.4 V的地方。转折区的中点在 $ v_{1}=V_{BB} $ 处，这时 $ v_{C1} $ 与 $ v_{C2} $ 基本相等，因而 $ v_{01} $ 与 $ v_{02} $ 也相差无几。

与 TTL 电路相比，ECL 电路有如下几个优点：

第一，ECL 电路是目前各种数字集成电路中工作速度最快的一种。根据图 3.5.1 中的电路参数不难算出， $ T_{1} \sim T_{4} $ 导通时集电结电压 $ V_{CB} \approx 0\ V $， $ T_{5} $ 导通时集电结电压 $ V_{CB} \approx 0.3\ V $，即导通时均未进入饱和状态，这就从根本上消除了由于饱和导通而产生的电荷存储效应。同时，由于电路中电阻阻值取得很小，逻辑摆幅（高、低电平之差）又低，从而有效地缩短了电路各节点电位的上升时间和下降时间。目前 ECL 门电路的传输延迟时间已能缩短至 0.1 ns 以内。

第二，因为输出端采用了射极输出结构，所以输出内阻很低，带负载能力很强。国产CE10K系列门电路的扇出系数（能驱动同类门电路的数目）达90以上。

第三，由于 $ i_{C1-C4} $ 和 $ i_{C5} $ 的大小设计得近乎相等，所以在电路开关过程中电源电流变化不大，电路内部的开关噪声很低。

第四，ECL电路多设有互补的输出端，同时还可以直接将输出端并联以实现线或逻辑功能，因而使用时十分方便、灵活。

然而，ECL电路的缺点也是很突出的，这主要表现在：

第一，功耗大。由于电路里的电阻阻值都很小，而且三极管导通时又工作在非饱和状态，所以功耗很大。每个门的平均功耗可达100 mW以上。从一定的意义上说，可以认为ECL电路的高速度是用多消耗功率的代价换取的。而且，功耗过大也严重地限制了集成度的提高。

第二，输出电平的稳定性较差。因为电路中的三极管导通时处于非饱和状态，而且输出电平又直接与 $ T_{7} $、 $ T_{8} $的发射结压降有关，所以输出电平对电路参数的变化以及环境温度的改变都比较敏感。

第三，噪声容限比较低。ECL电路的逻辑摆幅（输出高、低电平之差）只有0.8 V，直流噪声容限仅200 mV左右，因此抗干扰能力较差。

复习思考题

R3.5.1 试比较 ECL 电路和 TTL 电路在性能上各有何优缺点。

3.5.2 ECL 集成电路的各种系列

虽然 ECL 电路与 TTL 电路几乎同时研发成功并投入使用，但由于 ECL 电路是专门针对超高速数字系统的应用而设计的，因而它的应用范围和普及程度远不如 TTL 电路，标准化系列产品的种类也不像 TTL 电路那样丰富。这里仅以 Motorola 公司生产的几种 ECL 电路系列产品为例，介绍一下这几种不同系列器件性能的特点。

MECLⅢ系列：

MECL III 系列是在最初的 ECL 电路结构基础上，经过两次改进而形成的，它采用图 3.5.1 中的 ECL 电路结构。这个系统产品的特点是速度比较高（传输延迟时间仅为 1 ns）而功耗比较高（达 60 mW）。因此它的延迟-功耗积比较大，综合的性能有待进一步改进。

MECL 10K 系列：

MECL 10K 系列采用了与 MECL Ⅲ 相同的电路结构。为了降低功耗，以得到较小延迟-功耗积，加大了电路内部电阻的阻值。其结果虽然在速度上有些损失，但是由于功耗的大幅度降低，使得功耗-延迟积下降到了 25 mW 以下。

MECL 10KH 及 MECL 100K 系列：

为了进一步提高电路的综合性能，MECL 10KH 系列在 MECL 10K 系列的基础上，对电路结构进一步作了改进，包括在共发射极电路的发射极电路中引进恒流源电路，以及在基准电压源电路部分采用温度补偿电路等。在不增加功耗的情况下，将 MECL 10KH 系统传输延迟时间缩短到了 1 ns。而 MECL 100K 系列对 MECL 10KH 系列的电路参数和制作工艺又作了改进，获得了小于 1 ns 的传输延迟时间，使电路的开关速度达到了 GHz 的水平。最好的情况下，ECL 电路的传输延迟时间甚至可以缩短到 0.3 ns。

表3.5.1中给出了以上几种ECL系列电路主要性能参数的比较。

| 参数名称及符号 | MECL Ⅲ系列 | MECL 10K 系列 | MECL 10KH 系列 | MECL 100K 系列 |

| --- | --- | --- | --- | --- |

| 逻辑摆幅/V | 0.8 | 0.8 | 0.8 | 0.8 |

| 传输延迟时间 $ t_{pi}/ns $ | 1 | 2 | 1 | 0.75 |

| 门电路平均功耗/mW | 60 | 25 | 25 | 40 |

| 延迟-功耗积 $ pd/pJ $ | 60 | 50 | 25 | 30 |

3.6 Bi-CMOS 电路

Bi-CMOS 电路是双极型 CMOS（Bipolar-CMOS）电路的简称。

从前面几节的内容中我们已经知道，由于 CMOS 集成电路具有功耗极低、集成度高的优点，所以在许多应用领域里正在逐渐取代 TTL 等功耗较大的数字集成电路。然而 MOS 管的导通电阻比较大，输出高电平将随着负载电流的增大而大幅度下降，而输出低电平也将随着负载电流的增大而大幅度升高。因此，CMOS 电路难以满足输出大驱动电流的需要。而双极型三极管却具有 MOS 管不具备的低导通内阻和快速的优点。为了使电路同时吸收双极型电路与 CMOS 电路的优点，设计人员便将两种生产工艺相结合，制造出了 Bi-CMOS 电路。

这种电路结构的特点是逻辑部分采用 CMOS 结构，输出级则采用双极型三极管。因此，它兼有 CMOS 电路的低功耗、高集成度和双极型电路高驱动能力的优点。Bi-CMOS 电路主要用在需要输出大驱动电流的场合，例如计算机的总线接口，数字系统输出端的缓冲器、驱动器和锁存器，以及无线通信设备的终端等。因此，中、小规模集成的 Bi-CMOS 标准化系列产品逻辑功能一般都比较简单。除了标准化的系列产品以外，Bi-CMOS 电路还经常用在大规模集成电路的输出端，以提高器件的驱动能力。

3.6.1 Bi-CMOS 电路的基本结构和工作原理

图3.6.1是Bi-CMOS反相器的两种电路结构形式。图(a)是结构最简单的一种，其中两个双极型输出管的基极接有下拉电阻。当 $ v_{1}=V_{IH} $时， $ T_{2} $和 $ T_{4} $导通， $ T_{1} $和 $ T_{3} $截止，输出为低电平 $ V_{OL} $。当 $ v_{1}=V_{IL} $时， $ T_{1} $和 $ T_{3} $导通而 $ T_{2} $和 $ T_{4} $截止，输出为高电平 $ V_{OH} $。

为了加快 $ T_{3} $ 和 $ T_{4} $ 的截止过程，要求 $ R_{1} $ 和 $ R_{2} $ 的阻值尽量小，而为了降低功耗，要求 $ R_{1} $ 和 $ R_{2} $ 的阻值应尽量大，两者显然是矛盾的。为此，目前的 Bi-CMOS 反相器多半采用图 3.6.1(b) 所示的电路结构，以 $ T_{2} $ 和 $ T_{4} $ 取代图 3.6.1(a) 中的 $ R_{1} $ 和 $ R_{2} $，形成有源下拉式结构。当 $ v_{1}=V_{IH} $ 时， $ T_{2} $、 $ T_{3} $ 和 $ T_{6} $ 导通， $ T_{1} $、 $ T_{4} $ 和 $ T_{5} $ 截止，输出为低电平 $ V_{OL} $。当 $ v_{1}=V_{IL} $ 时， $ T_{1} $、 $ T_{4} $ 和 $ T_{5} $ 导通， $ T_{2} $、 $ T_{3} $ 和 $ T_{6} $

截止，输出为高电平 $ V_{OH} $。由于 $ T_{5} $ 和 $ T_{6} $ 的导通内阻很小，所以负载电容 $ C_{L} $ 的充、放电时间很短，从而有效地减小了电路的传输延迟时间。

图 3.6.2 是 Bi-CMOS 与非门的电路原理图。由图可知，只要 A、B 当中有一个为低电平，必然使 $ T_{8} $ 导通、 $ T_{9} $ 截止，输出高电平。只有 A、B 同时为高电平，才能使 $ T_{9} $ 导通、 $ T_{8} $ 截止，输出低电平。

Bi-CMOS 或非门的电路结构如图 3.6.3 所示，它的逻辑功能请读者自行分析。

3.6.2 Bi-CMOS 集成电路的各种系列

20世纪90年代以来各种系列的Bi-CMOS集成电路产品相继上市。早期产品的电源电压取为5 V，以使其输入、输出电平与74系列TTL电路与74HCT、74AHCT系列CMOS电路的电平兼

容。随着低压 CMOS 电路日益广泛地应用，也陆续出现了一些可以工作在低压下的 Bi-CMOS 集成电路产品。这些低压系列产品可以在 3.3 V、2.5 V、甚至 1.2 V 的电源电压下工作，而且能提供高达 32 mA 或者 64 mA 的驱动电流，并且具有很小的传输延迟时间。

下面以 TI 公司生产的几种 74 系列 Bi-CMOS 集成电路产品为例，简单介绍一下不同系列产品在主要性能上的特点。

74 ABT 系列：

74ABT 系列是 5 V 逻辑的 Bi-CMOS 集成电路产品。它是最早推出的 74BCT 系列的改进系列。74ABT 系列器件的电源电压取为 5 V，在 $ 5 V \pm 10\% $ 范围内可以正常工作。逻辑电平与 74 系列 TTL 电路以及 74HCT、74AHCT 系列 CMOS 电路兼容。这个系列产品的品种不多，主要是输出缓冲/驱动器，作为总线接口电路使用。例如 74ABT240A 是具有 3 态输出的 8 线缓冲/驱动器，高电平驱动电流最大值为 32 mA，低电平驱动电流最大值达 64 mA。它的传输延迟时间为 3 ns，最小值可达 1 ns。

74 ALB系列：

74ALB 系列是一种低压系列，它的电源电压额定值选在 3.3 V，在 3.3 V±10% 范围内可以正常工作。由于它输入、输出的逻辑电平与工作在 5 V 电源下的 TTL 和 HCT、AHCT 系列的逻辑电平兼容，所以它能够很方便地实现 5 V 逻辑电平系统和 3.3 V 逻辑电平系统之间的转换。例如 74ALB16244 是 16 位的 3 态输出缓冲/驱动器，工作在 3.3 V 电压下能提供 25 mA 的驱动电流，平均传输延迟时间仅为 1.3 ns，最小值可达 0.6 ns，是这几种系列中速度最快的一种。

74 ALVT 系列：

74ALVT 系列也是一种低压 Bi-CMOS 系列，主要用于接口电路。它既可以在 3.3 V 电源电压下工作，也可以在 2.5 V 的电源电压下工作。

当它工作在 3.3 V 电源电压时，能够提供比 74ALB 系列更大的驱动电流。高电平输出电流的最大值为 32 mA，低电平输出电流的最大值可达 64 mA。但是它的传输延迟时间比较大，约为 3.2 ns。此外，它的逻辑电平同样与 5 V 电源系列器件的逻辑电平兼容，也可以用于 5 V 逻辑电平和 3.3 V 逻辑电平之间的转换。

当它工作在2.5 V电源电压时，仍然可以提供32 mA的高电平输出电流和64 mA的低电平输出电流。但是传输延迟时间比起工作在3.3 V是略有增加，而且由于输出高电平的最小值低于5 V系列输入高电平的最小值，所以它不能用于从2.5 V逻辑电平到5 V逻辑电平的转换。不过由于它的输入端可以接受5 V逻辑电平的高、低电平信号，因而仍然可以用于从5 V逻辑电平到2.5 V逻辑电平的转换。

表3.6.1中给出了几种Bi-CMOS集成电路系列主要性能参数的比较。

| 参数名称及符号 | 系列 | | | |

| --- | --- | --- | --- | --- |

| 74ABT | 74ALB | 74ALVT | | |

| 电源电压 $ V_{cc}/V $ | 5 | 3.3 | 3.3 | 2.5 |

| 输入高电平最小值 $ V_{IH(min)}/V $ | 2 | 2 | 2 | 2 |

| 参数名称及符号 | 系列 | | | |

| --- | --- | --- | --- | --- |

| 74ABT | 74ALB | 74ALVT | | |

| 输入低电平最大值\n $ V_{{IL(max)}}/V $ | 0.8 | 0.6 | 0.8 | 0.8 |

| 输出高电平最小值\n $ V_{{OH(min)}}/V $ | 2 | 2 | 2 | 1.7 |

| 输出低电平最大值\n $ V_{{OL(max)}}/V $ | 0.55 | 0.2 | 0.55 | 0.4 |

| 高电平输出电流最大值 $ I_{{OH(max)}}/mA $ | 32 | 25 | 32 | 32 |

| 低电平输出电流最大值 $ I_{{OL(max)}}/mA $ | 64 | 25 | 64 | 64 |

| 传输延迟时间\n $ t_{{pd}}/ns $ | 3 | 1.3 | 3.2 | 3.6 |

3.7 不同类型数字集成电路间的接口

在目前 CMOS、TTL、ECL 等多种类型集成电路并存的情况下，经常会遇到不同类型器件互相对接的问题。此外，由于低压系列集成电路的出现，除了原有的 5 V 系列逻辑电平以外，3.3 V 和 2.5 V 系列的逻辑电平也已经成为通用的标准。因此，当不同逻辑电平的器件在同一个系统中使用时，还需要解决不同逻辑电平之间的转换问题。

鉴于 CMOS 电路和 TTL 电路是目前应用最广的两种，所以下面通过如何实现这两种电路间的对接，说明处理不同类型电路之间接口的原则和方法。

3.7.1 CMOS 电路和 TTL 电路的接口

由图3.7.1可知，无论是用TTL电路驱动CMOS电路还是用CMOS电路驱动TTL电路，驱动门必须能为负载门提供合乎标准的高、低电平和足够的驱动电流，也就是必须同时满足下列各式

驱动门 负载门

$$ V_{OH(min)}\geqslant V_{IH(min)} $$

$$ V_{\mathrm{OL}(max)}\leqslant V_{\mathrm{IL}(max)} $$

$$ \left|I_{OH(max)}\right|\geqslant nI_{IH(max)} $$

$$ I_{\mathrm{OL(max)}}\geqslant m\mid I_{\mathrm{IL(max)}}\mid $$

其中 n 和 m 分别为负载电流中 $ I_{IH} $、 $ I_{IL} $ 的个数。

为便于对照比较，图3.7.2中列出了各种TTL和CMOS（包括Bi-CMOS）系列门电路在电源电压为5 V时的 $ V_{OH(min)} $、 $ V_{OL(max)} $、 $ V_{IH(min)} $和 $ V_{IL(max)} $值，以便于相互比较。

一、 用 TTL 电路驱动 CMOS 电路

1. 用 TTL 电路驱动 74HC 和 AHC 系列 CMOS 电路

根据表3.3.2和表3.4.1给出的数据可知，所有TTL电路的高电平最大输出电流都在0.4 mA以上，低电平最大输出电流都在8 mA以上，而74HC和AHC系列CMOS电路的高、低电平输入电流都在1 μA以下。因此，用任何一种系列的TTL电路驱动74HC和74AHC系列CMOS电路，都能在n、m大于1的情况下满足式(3.7.3)和式(3.7.4)的要求，并可以由式(3.7.3)和式(3.7.4)求出n和m的最大允许值。同时，由图3.7.2中还可以看到，所有TTL系列的 $ V_{OL(max)} $均低于74HC和74AHC系列的 $ V_{HL(max)}=1.35V $，所以也满足式(3.7.2)的要求。然而所有TTL系列的 $ V_{OH(min)} $值都低于74HC和74AHC系列的 $ V_{IH(min)}=3.15V $，达不到式(3.7.1)的要求。为此，在用TTL电路驱动74HC和74AHC系列CMOS电路时，必须设法将TTL电路输出高由平的最小值提高到3.15 V以上。

最简单的解决方法是在TTL电路的输出端与电源之间接入上拉电阻 $ R_{U} $，如图3.7.3所示。当TTL电路的输出为高电平时，输出级的负载管和驱动管同时截止，故有

$$ V_{\mathrm{O H}}=V_{\mathrm{D D}}-R_{\mathrm{U}}\left(I_{\mathrm{o}}+n I_{\mathrm{I H}}\right) $$

式中的 $ I_{0} $ 为 TTL 电路输出级 $ T_{5} $ 管截止时的漏电流。由于 $ I_{0} $ 和 $ I_{IH} $ 都很小，所以只要 $ R_{U} $ 的阻值不是特别大，输出高电平将被提升至 $ V_{OH} \approx V_{DD} $。

在 CMOS 电路的电源电压较高时，它所要求的 $ V_{IH(\text{min})} $ 值将超过推拉式输出结构 TTL 电路输出端能够承受的电压。例如，4000

系列 CMOS 电路在 $ V_{DD} = 15 \, V $ 时，要求的 $ V_{IH(min)} = 11 \, V $。因此，TTL 电路输出的高电平必须大于 11 V。在这种情况下，应采用集电极开路输出结构的 TTL 门电路（OC 门）作为驱动门。OC 门输出端三极管的耐压较高，可达 30 V 以上。

$ R_{u} $ 取值范围的计算方法与 OC 门外接上拉电阻的计算方法相同，这里不再重复。

2. 用 TTL 电路驱动 74HCT 和 74AHCT 系列 CMOS 门电路

为了能方便地实现直接驱动，通过改进工艺和设计，使 74HCT 和 74AHCT 系列的 $ V_{th(min)} $ 值降至 2 V。由图 3.7.2 及表 3.3.2 和表 3.4.1 可知，将 TTL 电路的输出直接接到 74HCT 和 74AHCT 系列电路的输入端时，在一定的 m、n 取值下，式 (3.7.1)~ (3.7.4) 全部都能满足。因此，无需外加任何元、器件。

二、 用 CMOS 电路驱动 TTL 电路

由表3.3.2可知，74HC/74HCT系列的 $ I_{OH(max)} $和 $ I_{OL(max)} $均为4 mA，74AHC/74AHCT的 $ I_{OH(max)} $和 $ I_{OL(max)} $均为8 mA。而由表3.4.1可知，所有TTL电路的 $ I_{IH(max)} $和 $ I_{IL(max)} $都在2 mA以下，所以无论用74HC/74HCT系列还是用74AHC/74AHCT系列CMOS电路驱动任何系列的TTL电路，都能在一定数目的n、m范围内满足式(3.7.3)和式(3.7.4)的要求。同时，从图3.7.2上还可以看到，用74HC/74HCT系列或74AHC/74AHCT系列CMOS电路驱动任何系列的TTL电路时，都能满足式(3.7.1)和式(3.7.2)的要求。

因此，无论用74HC/74HCT系列还是用74AHC/74AHCT系列的CMOS电路，都可以直接驱动任何系列的TTL电路。可以驱动负载门的个数可以由式（3.7.3）和式（3.7.4）求出。

在驱动电路的最大输出电流不足以满足负载电路的要求，亦即不能满足式（3.7.3）和式（3.7.4）时，就需要在驱动电路和负载电路之间加入一个接口电路，将驱动电路的输出电流扩展至负载电路要求的数值，如图3.7.4（a）所示。在CMOS电路和Bi-CMOS电路中，都有输出电流较大的缓冲/驱动器产品，可以直接选作接口电路使用。例如缓冲/驱动器74HCT125就是作为接口电路而设计的CMOS集成电路。它包含4个具有3态控制的同相输出/缓冲驱动电路，可以提供25 mA的驱动电流。又如Bi-CMOS电路74ABT240A也是为接口电路而设计的缓冲/驱动器，它的高电平输出电流最大值为32 mA，低电平输出电流最大值达64 mA。

在得不到合适的缓冲/驱动器集成电路的情况下，也可以使用分立器件组成的电流放大器实现电流扩展，如图3.7.4（b）所示。只要放大器的电路参数选择得当，定可做到在驱动门输出高电平时 $ i_{B} $小于驱动门高电平输出电流的最大值，同时电流放大器输出的高、低电平和输出驱动电流满足负载电路的要求。

3.7.2 不同逻辑电平电路间的接口

早期的 TTL 和 CMOS 电路都采用了 5 V 的电源电压，而后来出现的低压 CMOS 电路经常在 3.3 V、2.5 V、1.8 V、甚至 1.2 V 的低电压下工作。当不同电压等级的电路被用于同一系统时，就需要解决不同等级逻辑电平之间的接口问题。

解决这类问题的一种简便方法是利用具有漏极开路(OD)输出的缓冲/驱动器，将驱动电路给出的逻辑电平信号转换为负载电路所需要的逻辑电平信号。图3.7.5(a)就是一个用低压逻辑电平信号驱动高压逻辑电平负载的例子。驱动电路74ALVC00工作在1.8 V的电源电压下，

输出高电平的最大值在1.8 V以下。由于负载电路为74HC系列电路，输入高电平的最小值为3.15 V，所以74ALVC00的输出逻辑电平不能满足负载电路的要求。因此我们在驱动电路与负载电路之间接入了74LVC1G07作为接口电路。74LVC1G07是具有OD输出的缓冲/驱动器，能够将输入的1.8 V逻辑电平信号转换为5 V逻辑电平的输出信号。OD输出门上拉电阻阻值的计算方法在前面的第3.3.5节中已经讲过。

在用高压逻辑电平信号驱动低压逻辑电平的负载时，同样也可以采用具有 OD 输出的缓冲/驱动器作为接口电路，如图 3.7.5(b) 所示。

如果驱动电路的输出端本身就是 OD 输出结构，而且能够承受符合要求的电压和输出电流，这时就无需另外接入接口电路了。

此外，还可以选用双电源供电的总线接口电路，实现输入与输出之间不同电压等级逻辑电平的转换。图3.7.6是采用TI公司生产的双电源总线接口电路74AVC1T45实现逻辑电平转换的例子。74AVC1T45由 $ V_{CCA} $和 $ V_{CCB} $两个电源分别为输入电路和输出电路供电。 $ V_{CCA} $和 $ V_{CCB} $可以分别在1.2~3.6V区间内工作，以满足对输入逻辑电平和输出逻辑电平的不同要求。本例中 $ V_{CCA} $选为与驱动电路相同的电源电压等级2.5V，而 $ V_{CCB} $选为与负载电路相同的电源电压等级3.3V。这样通过74AVC1T45这个接口电路，就可以用2.5V逻辑电平信号驱动3.3V逻辑电平的负载了。

74AVC1T45 是双向传输的总线接口。当控制端 C 接低电平时，A 为输入端、B 为输出端；当控制端 C 接高电平时，B 为输入端、A 为输出端。

本章小结

对于正确使用数字集成电路是十分必要的。

本章重点介绍了目前应用最广的 CMOS 和 TTL 两类集成门电路。在学习这些集成电路时应将重点放在它们的外部特性上。外部特性包含两个内容，一个是输出与输入间的逻辑关系，即所谓逻辑功能；另一个是外部的电气特性，包括电压传输特性、输入特性、输出特性和动态特性等。虽然文中也讲到了一些有关集成电路内部结构和工作原理的内容，但其目的在于帮助读者加深对器件外特性的理解，以便更好地运用这些外特性。

在后面的几章我们将会看到，各种数字集成电路的逻辑功能越来越复杂，电路的规模也越来越大。但只要是CMOS电路，它们的输入端和输出端的电路结构就和这一章里所讲的CMOS门电路相同；只要是TTL电路，它们的输入端和输出端电路结构就和这一章里所讲的TTL电路相同。本章所讲的各种类型门电路的外部电气特性对那些逻辑功能更复杂的集成电路也同样适用。

在使用 CMOS 器件时应特别注意掌握正确的使用方法，否则容易造成损坏。

目前生产和使用的数字集成电路种类很多，我们可以从制造工艺、输出结构和逻辑功能三个方面把常见的标准化系列产品分别归类如下：

为了适应低压技术在数字集成电路中日益广泛的应用，作为全球微电子产业标准制定机构的 JEDEC 固态技术协会（Joint Electron Device Engineering Council，Soild State Technology Association）选择了 $ 3.3 \pm 0.3 $ V、 $ 2.5 \pm 0.2 $ V、 $ 1.8 \pm 0.15 $ V、 $ 1.5 \pm 0.1 $ V 和 $ 1.2 \pm 0.1 $ V 作为未来的数字逻辑电路电源电压的标准。同时，规定了在这些电源电压额定值下，输入和输出逻辑电平的测试标准，如下图所示。为便于对照比较，也将 5 V 电源电压下规定的逻辑电平参数收入了该图中。不同厂商产品的这些性能参数会有些差异，但都不应低于这些标准。

不难想象，按上述三方面属性和各种逻辑电平的不同组合，可以得到非常多的集成电路品种。这也正是数字集成电路产品的型号十分浩瀚的原因所在。

PMOS 电路是指全部使用 P 沟道 MOS 管组成的电路。由于它的制造工艺比较简单，所以在早期的 MOS 集成电路中曾经被广泛采用。但是 PMOS 电路有两个严重的缺点，一个是它的开关工作速度比较低；另一个是它使用的是负电压电源，输出信号为负电平，不便于和 TTL 电路连接。因此，随着 NMOS 工艺的成熟，PMOS 电路便很少被采用了。

NMOS 电路则是全部使用 N 沟道 MOS 管组成的集成电路。NMOS 管不仅开关工作速度快，而且在工作的稳定性等方面均优于 PMOS 管。然而它的功耗远大于 CMOS 电路，所以在常用的标准化系列产品中，NMOS 电路产品也不多见。

习题

[题3.1] 在图3.2.5所示的正逻辑与门和图3.2.6所示的正逻辑或门电路中，若改用负逻辑，试列出它们的逻辑真值表，并说明Y和A、B之间是什么逻辑关系。

[题 3.2] 试画出图 P3.2 中各个门电路输出端的电压波形。输入端 A、B 的电压波形如图中所示。

[题 3.3] 试说明能否将与非门、或非门、异或门当做反相器使用？如果可以，各输入端应如何连接？

[题 3.4] 画出图 P3.4 所示电路在下列两种情况下的输出电压波形：

（1）忽略所有门电路的传输延迟时间；

(2) 考虑每个门都有传输延迟时间 $ t_{pd} $

输入端 A、B 的电压波形如图中所示。

[题 3.5] 已知 CMOS 门电路的电源电压 $ V_{DD}=5\ V $，静态电源电流 $ I_{DD}=2\ \mu A $，输入信号为 200 kHz 的方波（上升时间和下降时间可忽略不计），负载电容 $ C_{L}=200\ pF $，功耗电容 $ C_{pd}=20\ pF $，试计算它的静态功耗、动态功耗、总功耗和电源平均电流。

[题 3.6] 若 CMOS 门电路工作在 5 V 电源电压下的静态电源电流为 5 μA，在负载电容 $ C_{L} $ 为 100 pF、输入信号频率为 500 kHz 时的总功耗为 1.56 mW，试计算该门电路的功耗电容的数值。

[题 3.7] 试分析图 P3.7 中各电路的逻辑功能，写出输出的逻辑函数式。

[题 3.8] 试画出图 P3.8(a)、(b) 两个电路的输出电压波形。输入电压波形如图(c)所示。

[题 3.9] 在图 P3.9 所示电路中， $ G_{1} $ 和 $ G_{2} $ 是两个 OD 输出结构的与非门 74HC03。74HC03 输出端 MOS 管截止时的漏电流为 $ I_{OH(max)} = 5\ \mu A $；导通时允许的最大负载电流为 $ I_{OL(max)} = 5.2\ mA $，这时对应的输出电压 $ V_{OL(max)} = 0.33\ V $。负载门 $ G_{3} \sim G_{5} $ 是 3 输入端或非门 74HC27，每个输入端的高电平输入电流最大值为 $ I_{IH(max)} = $

1 μA，低电平输入电流最大值为 $ I_{\mathrm{IL(max)}} = -1\ \mu\mathrm{A} $。试求在 $ V_{DD} = 5\ \mathrm{V} $，并且满足 $ V_{ON} \geqslant 4.4\ \mathrm{V}, V_{OL} \leqslant 0.33\ \mathrm{V} $ 的情况下， $ R_{L} $ 取值的允许范围。

[题 3.10] 图 P3.10 中的 $ G_{1} \sim G_{4} $ 是 OD 输出结构的与非门 74HC03，它们接成线与结构。试写出线与输出 Y 与输入 $ A_{1} $、 $ A_{2} $、 $ B_{1} $、 $ B_{2} $、 $ C_{1} $、 $ C_{2} $、 $ D_{1} $、 $ D_{2} $ 之间的逻辑关系式，并计算外接电阻 $ R_{L} $ 取值的允许范围。

已知 $ V_{DD} = 5\ V $, 74HC03 输出高电平时漏电流的最大值为 $ I_{OH(max)} = 5\ \mu A $, 低电平输出电流最大值为 $ I_{OL(max)} = 5.2\ mA $, 此时的输出低电平为 $ V_{out} = 0.33\ V $。负载门每个输入端的高、低电平输入电流最大值为 $ \pm 1\ \mu A $。要

求满足 $ V_{OH} \geqslant 4.4\ V, V_{OL} \leqslant 0.33\ V $

[题 3.11] 指出图 P3.11 中各门电路的输出是什么状态（高电平、低电平或高阻态）。已知这些门电路都是 74 系列 TTL 电路。

[题 3.12] 说明图 P3.12 中各门电路的输出是高电平还是低电平。已知它们都是 74HC 系列的 CMOS 电路。

[题 3.13] 试说明在下列情况下，用万用表测量图P3.13中的 $ v_{12} $端得到的电压各为多少：

(1) $ v_{11} $ 悬空；

（2） $ v_{11} $ 接低电平（0.2 V）；

（3） $ v_{11} $ 接高电平（3.2 V）；

（4） $ v_{1} $ 经51Ω电阻接地；

（5） $ v_{1} $ 经10kΩ电阻接地。

图中的与非门为74系列的TTL电路，万用表使用5V量程，内阻为20 kΩ/V。

[题 3.14] 若将上题中的与非门改为 74 系列 TTL 或非门，试问在上列五种情况下测得的 $ v_{12} $ 各为多少？

[题 3.15] 若将图 P3.13 中的门电路改为 CMOS 与非门，试说明当 $ v_{11} $ 为题 [3.13] 给出的五种状态时测得的 $ v_{12} $ 各等于多少？

[题 3.16] 在图 P3.16 所示的由 74 系列 TTL 与非门组成的电路中，计算门 $ G_{M} $ 能驱动多少同样的与非门。要求 $ G_{M} $ 输出的高、低电平满足 $ V_{OH} \geqslant 3.2\ V, V_{OL} \leqslant 0.4\ V $。与非门的输入电流为 $ I_{IL} \leqslant -1.6\ mA, I_{IH} \leqslant 40\ \mu A $。 $ V_{OL} \leqslant 0.4\ V $ 时输出电流最大值为 $ I_{OL(max)} = 16\ mA, V_{OH} \geqslant 3.2\ V $ 时输出电流最大值为 $ I_{OH(max)} = -0.4\ mA $。 $ G_{M} $ 的输出电阻可忽略不计。

[题 5.17] 在图 P3.17 所示由 74 系列或非门组成的电路中，试求门 $ G_{M} $ 能驱动多少同样的或非门。要求 $ G_{M} $ 输出的高、低电平满足 $ V_{OH} \geqslant 3.2\ V, V_{OL} \leqslant 0.4\ V $。或非门每个输入端的输入电流为 $ I_{IL} \leqslant -1.6\ mA, I_{IL} \leqslant 40\ \mu A $。 $ V_{OL} \leqslant 0.4\ V $ 时输出电流的最大值为 $ I_{OL(max)} = 16\ mA, V_{OH} \geqslant 3.2\ V $ 时输出电流的最大值为 $ I_{OH(max)} = -0.4\ mA $。 $ G_{M} $ 的输出电阻可忽略不计。

[题 3.18] 在图 P3.18 所示电路中 $ R_{1} $、 $ R_{2} $ 和 C 构成输入滤波电路。当开关 S 闭合时，要求门电路的输入电压 $ V_{II} \leq 0.4\ V $；当开关 S 断开时，要求门电路的输入电压 $ V_{IH} \geq 4\ V $，试求 $ R_{1} $ 和 $ R_{2} $ 的最大允许阻值。 $ G_{1} \sim G_{5} $ 为 74LS 系列 TTL 反相器，它们的高电平输入电流 $ I_{IH} \leq 20\ \mu A $，低电平输入电流 $ \left|I_{IL}\right| \leq 0.4\ mA $。

[题 3.19] 试绘出图 P3.19 所示电路的高电平输出特性和低电平输出特性。已知 $ V_{CC}=5\ V $, $ R_{L}=1\ k\Omega $。OC 门截止时输出管的漏电流 $ I_{OH}=200\ \mu A $。 $ V_{1}=V_{IH} $ 时 OC 门输出管饱和导通，其饱和压降为 $ V_{(E1,sat)}=0.1\ V $，饱和导通内阻为 $ R_{(E1,sat)}=20\ \Omega $。

[题 3.20] 计算图 P3.20 电路中上拉电阻 $ R_{L} $ 的阻值范围。其中 $ G_{1}, G_{2}, G_{3} $ 是 74LS 系列 OC 门，输出管截止时的漏电流 $ I_{OH} \leq 100 $ μA，输出低电平 $ V_{OL} \leq 0.4 $ V 时允许的最大负载电流 $ I_{OL(max)} = 8 $ mA。 $ G_{4}, G_{5}, G_{6} $ 为 74LS

系列与非门，它们的输入电流为 $ \left|I_{H}\right| \leqslant 0.4\ mA, I_{H} \leqslant 20\ \mu A $。给定 $ V_{CC} = 5\ V $，要求 OC 门的输出高、低电平应满足 $ V_{OH} \geqslant 3.2\ V, V_{OL} \leqslant 0.4\ V $。

[题 3.21] 在图 P3.21 所示电路中，已知 $ G_{1} $ 和 $ G_{2} $ 为 74LS 系列 OC 输出结构的与非门，输出管截止时的漏电流最大值为 $ I_{OH(max)} = 100\ \mu A $，低电平输出电流最大值为 $ I_{OL(max)} = 8\ mA $，这时输出的低电平为 $ V_{OL(max)} = 0.4\ V $。 $ G_{3} \sim G_{5} $ 是 74LS 系列的或非门，它们高电平输入电流最大值为 $ I_{IH(max)} = 20\ \mu A $，低电平输入电流最大值为 $ I_{IL(max)} = -0.4\ mA $。给定 $ V_{CC} = 5\ V $，要求满足 $ V_{OH} \geq 3.4\ V $、 $ V_{OL} \leq 0.4\ V $，试求 $ R_{L} $ 取值的允许范围。

[题 3.22] 图 P3.22 所示是一个继电器线圈驱动电路。要求在 $ r_1 = V_{IH} $ 时三极管 T 截止，而 $ v_1 = 0 $ 时三极管 T 饱和导通。已知 OC 门输出管截止时的漏电流 $ I_{OH} \leq 100\ \mu\text{A} $，导通时允许流过的最大电流 $ I_{OL(max)} = 10\ \text{mA} $，管压降小于 0.1 V，导通内阻小于 20 Ω。三极管 $ \beta = 50 $，饱和导通压降 $ V_{CE(sat)} = 0.1\ \text{V} $，饱和导通内阻 $ R_{CE(sat)} = 20\ \Omega $。继电器线圈内阻 240 Ω，电源电压 $ V_{CC} = 12\ \text{V} $、 $ V_{EE} = -8\ \text{V} $， $ R_2 = 3.2\ \text{k\Omega} $， $ R_3 = 18\ \text{k\Omega} $，试求 $ R_1 $ 的阻值范围。

[题 3.23] 在图 P3.23(a) 所示电路中已知三极管导通时 $ V_{BE} = 0.7 \, V $，饱和压降 $ V_{CE(sat)} = 0.3 \, V $，饱和导通内阻为 $ R_{CE(sat)} = 20 \, \Omega $，三极管的电流放大系数 $ \beta = 100 $。OC 门 $ G_{1} $ 输出管截止时的漏电流约为 $ 50 \, \mu A $，导通时允许的最大负载电流为 $ 16 \, mA $，输出低电平 $ \leq 0.3 \, V $。 $ G_{2} \sim G_{5} $ 均为

74 系列 TTL 电路，其中 $ G_{2} $ 为反相器， $ G_{3} $ 和 $ G_{4} $ 是与非门， $ G_{5} $ 是或非门，它们的输入特性如图 P3.23(b) 所示。试问：

（1）在三极管集电极输出的高、低电压满足 $ V_{on} \geqslant 3.5\ V, V_{on} \leqslant 0.3\ V $ 的条件下， $ R_{R} $ 的取值范围有多大？

（2）若将 OC 门改成推拉式输出的 TTL 门电路，会发生什么问题？

[题 3.24] 图 P3.24 是用 TTL 电路驱动 CMOS 电路的实例，试计算上拉电阻 $ R_{L} $ 的取值范围。TTL 与非门在 $ V_{OL} \leq 0.3\ V $ 时的最大输出电流为 8 mA，输出端的 $ T_{5} $ 管截止时有 50 μA 的漏电流。CMOS 或非门的高电平输入电流最大值和低电平输入电流最大值均为 1 μA。要求加到 CMOS 或非门输入端的电压满足 $ V_{th} \geq 4\ V $， $ V_{IL} \leq 0.3\ V $ 。给定电源电压 $ V_{in} = 5\ V $

[题 3.25] 图 P3.25 是一个用 CMOS 反相器 74AHCT04 驱动 TTL 与非门的电路。试计算当 TTL 与非门分别为 7400、74LS00 和 74ALS00 时，最多能够驱动多少个 TTL 与非门。74AHCT04 的性能参数见表 3.3.2，7400、74LS00 和 74ALS00 的性能参数见表 3.4.1。

[题 3.26] 计算图 P3.26 所示电路中接口电路输出端 $ v_{C} $ 的高、低电平，并说明接口电路参数的选择是否合理。三极管的电流放大系数 $ \beta=40 $，饱和导通压降 $ V_{CE(sat)}=0.1\ V $，饱和导通内阻 $ R_{CE(sat)}=20\ \Omega $。CMOS 或非门的电源电压 $ V_{DD}=5\ V $，空载输出的高、低电平分别为 $ V_{OH}=4.95\ V $、 $ V_{OL}=0.05\ V $，门电路的输出电阻小于 200\ $ \Omega $，高电平输出电流的最大值和低电平输出电流的最大值均为 4 mA。TTL 或非门的高电平输入电流 $ I_{IH}=40\ \mu A $，低电平输入电流 $ I_{IL}=-1.6\ mA $。

[题 3.27] 试说明下列各种门电路中哪些可以将输出端并联使用（输入端的状态不一定相同）：

（1）具有推拉式输出级的 TTL 电路；

(2) TTL电路的 OC门；

(3) TTL 电路的三态输出门；

（4）互补输出结构的 CMOS 门；

（5）CMOS电路的OD门；

（6）CMOS电路的三态输出门。

内容提要

本章将重点介绍组合逻辑电路的特点以及组合逻辑电路的分析方法和设计方法。首先讲述组合逻辑电路的共同特点和一般的分析方法和设计方法。然后就几种常用且经典的组合逻辑电路模块，从分析或设计的角度进行解读，并在模块的基础上，初步介绍如何用硬件描述语言描述组合逻辑电路。最后着重从物理概念上说明竞争-冒险现象及其成因，并扼要地介绍消除竞争-冒险现象的常用方法。

4.1 概述

一、 组合逻辑电路的特点

根据逻辑功能的不同特点，可以将数字电路分成两大类，一类称为组合逻辑电路（Combinational Logic Circuit，简称组合电路），另一类称为时序逻辑电路（Sequential Logic Circuit，简称时序电路）。

在组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。这就是组合逻辑电路在逻辑功能上的共同特点。

图 4.1.1 就是一个组合逻辑电路的例子。它有三个输入变量 A、B、CI 和两个输出变量 S、CO。将图 4.1.1 的逻辑功能写成逻辑函数式的形式即可得到，

$$ \left\{\begin{aligned}S=&\left(A\oplus B\right)\oplus C I\\ C O=&\left(A\oplus B\right)C I+A B\end{aligned}\right. $$

由上式可知，无论任何时刻，只要 A、B 和 CI 的取值确定了，则 S 和 CO 的取值也随之确定，与电路过去的工作状态无关。

从组合电路逻辑功能的特点不难想到，既然它的输出与电路的历史状况无关，那么电路中就不能包含有存储单元。这就是组合逻辑电路在电路结构上的共同特点。

二、 逻辑功能的描述

对于任何一个多输入、多输出的组合逻辑电路，都可以用图4.1.2所示的框图表示。

图中 $ a_{1} $、 $ a_{2} $、 $ \cdots $、 $ a_{n} $ 表示输入变量， $ y_{1} $、 $ y_{2} $、 $ \cdots $、 $ y_{m} $ 表示输出变量。输出与输入间的逻辑关系可以用一组逻辑函数表示

$$ \begin{cases}y_{1}=f_{1}(a_{1},a_{2},\cdots,a_{n})\\y_{2}=f_{2}(a_{1},a_{2},\cdots,a_{n})\\\vdots\\y_{m}=f_{m}(a_{1},a_{2},\cdots,a_{n})\end{cases} $$

或者写成向量函数的形式

$$ Y=F(A) $$

在2.5.2节中已经讲过，逻辑函数的描述方法除逻辑式以外，还有真值表、逻辑图、波形图等几种。因此，在分析或设计组合逻辑电路时，可以根据需要采用其中任何一种方式进行描述。

除了对组合逻辑电路的逻辑功能进行描述，在设计和实现中，还需要对其动态参数——传输延迟时间 $ t_{pd} $等进行描述。

4.2 组合逻辑电路的分析方法

所谓分析一个给定的组合逻辑电路，就是要通过分析找出电路的逻辑功能来。

通常采用的分析方法是从电路的输入到输出逐级写出逻辑函数式，最后得到表示输出与输入关系的逻辑函数式。然后用公式化简法或卡诺图化简法将得到的函数式化简或变换，以使逻辑关系简单明了。为了使电路的逻辑功能更加直观，有时还可以将逻辑函数式转换为真值表的形式。

【例4.2.1】试分析图4.2.1所示电路的逻辑功能，指出该电路的用途。

解：根据给出的逻辑图可写出 $ Y_{2} $、 $ Y_{1} $、 $ Y_{0} $ 和 D、C、B、A 之间关系的逻辑式

$$ \left\{\begin{aligned}Y_{2}&=\left(\left(D C\right)^{\prime}\left(D B A\right)^{\prime}\right)^{\prime}=D C+D B A\\ Y_{1}&=\left(\left(D^{\prime}C B\right)^{\prime}\left(D C^{\prime}B^{\prime}\right)^{\prime}\left(D C^{\prime}A^{\prime}\right)^{\prime}\right)^{\prime}=D^{\prime}C B+D C^{\prime}B^{\prime}+D C^{\prime}A^{\prime}\\ Y_{0}&=\left(\left(D^{\prime}C^{\prime}\right)^{\prime}\left(D^{\prime}B^{\prime}\right)^{\prime}\right)^{\prime}=D^{\prime}C^{\prime}+D^{\prime}B^{\prime}\end{aligned}\right. $$

从上面的逻辑函数中我们还不能立刻看出这个电路的逻辑功能和用途。为此，还需将式（4.2.1）转换成真值表的形式，得到表4.2.1。

| 输入 | 输出 | | | | | |

| --- | --- | --- | --- | --- | --- | --- |

| D | C | B | A | $ Y_{{2}} $ | $ Y_{{1}} $ | $ Y_{{0}} $ |

| 0 | 0 | 0 | 0 | 0 | 0 | 1 |

| 0 | 0 | 0 | 1 | 0 | 0 | 1 |

| 0 | 0 | 1 | 0 | 0 | 0 | 1 |

| 0 | 0 | 1 | 1 | 0 | 0 | 1 |

| 0 | 1 | 0 | 0 | 0 | 0 | 1 |

| 0 | 1 | 0 | 1 | 0 | 0 | 1 |

| 0 | 1 | 1 | 0 | 0 | 1 | 0 |

| 0 | 1 | 1 | 1 | 0 | 1 | 0 |

| 1 | 0 | 0 | 0 | 0 | 1 | 0 |

| 1 | 0 | 0 | 1 | 0 | 1 | 0 |

| 1 | 0 | 1 | 0 | 0 | 1 | 0 |

| 1 | 0 | 1 | 1 | 1 | 0 | 0 |

| 1 | 1 | 0 | 0 | 1 | 0 | 0 |

| 1 | 1 | 0 | 1 | 1 | 0 | 0 |

| 1 | 1 | 1 | 0 | 1 | 0 | 0 |

| 1 | 1 | 1 | 1 | 1 | 0 | 0 |

由表4.2.1可以看到，当DCBA表示的二进制数小于或等于5时 $ Y_{0} $为1，当这个二进制数在6和10之间时 $ Y_{1} $为1，而当这个二进制数大于或等于11时 $ Y_{2} $为1。因此，这个逻辑电路可以用来判别输入的4位二进制数数值的范围。可见，一旦将电路的逻辑功能列成真值表，它的功能也就一目了然了。

从电路图也可分析出该电路最重要的动态参数——传输延迟时间。假定每个门电路的传输延迟时间是 $ t_{pd} $，则整个电路的传输延迟时间是 $ 3t_{pd} $。

4.3 组合逻辑电路的基本设计方法

根据给出的实际逻辑问题，完成实现这一逻辑功能的最简逻辑电路，是设计组合逻辑电路时要完成的工作。

这里所说的“最简”，是指电路所用的器件数最少，器件种类最少，而且器件之间的连线也最少。

一、 进行逻辑抽象

在许多情况下，提出的设计要求是用文字描述的一个具有一定因果关系的事件。这就需要通过逻辑抽象的方法，用一个逻辑函数来描述这一因果关系。

逻辑抽象的工作通常是这样进行的：

（1）分析事件的因果关系，确定输入和输出变量。一般总是把引起事件的原因定为输入，而把事件的结果作为输出。

（2）对输入变量和输出变量进行二进制编码，其编码的规则和含义由设计者根据事件选定。

（3）对给定的因果关系列出真值表。在完成输入和输出变量的二进制编码后，根据给定的因果关系，进行逻辑关系的描述。

真值表是所有描述方法中最直接的描述方式，因此经常首先根据给定的因果关系列出真值表。至此，便将一个实际的逻辑问题抽象成了一个逻辑函数。而且，这个逻辑函数通常首先是以真值表的形式给出的。

二、 写出逻辑函数式

为便于对逻辑函数进行化简和变换，需要把真值表转换为对应的逻辑函数式。转换的方法已在第二章中讲过。

三、 选定器件类型

可以采用不同类型的器件实现逻辑函数。按集成度的分类，目前的数字电路可以分为小规模集成电路、中规模集成电路以及大规模集成电路。

小规模集成电路主要指第三章中所介绍的基本和复合逻辑门电路，是数字逻辑电路的一些基本逻辑单元。中规模集成电路是一些常用的逻辑功能模块，每个中规模集成电路都能实现一定输入/输出变量之间的某种特定的逻辑功能。大规模集成电路内部集成了众多典型的基本逻辑单元，为实现复杂的逻辑运算提供了资源。

既可以用小规模集成的门电路组成逻辑电路，也可以用中规模集成的常用组合逻辑器件或大规模集成的可编程逻辑器件实现设计电路。在设计实现中，应该根据对电路的具体要求和器件的资源情况决定采用哪一种类型的器件。

四、 将逻辑函数化简或转换成适当的描述形式

在使用小规模集成的逻辑门电路进行电路实现时，为获得最简单的设计结果，应将函数式化成最简形式，即函数式相加的乘积项最少，而且每个乘积项中的因子也最少。如果对所用器件的种类有附加的限制（例如只允许用单一类型的与非门），则还应将函数式变换成与器件种类相适应的形式（例如将函数式化作与非-与非形式）。

如何使用中规模器件和大规模器件设计实现组合逻辑电路，将在本章的4.5、4.6和4.7节进行介绍。

五、 根据化简或转换后的逻辑式，画出逻辑电路的连接图

至此，原理性设计（或称逻辑设计）已经完成。

六、 设计验证

对已经得到的原理图进行分析，或借助计算机仿真软件进行功能和动态特性仿真，验证其是否符合设计要求。

七、 工艺设计

为了将逻辑电路实现为具体的电路装置，还需要做一系列的工艺设计工作，包括设计印刷电路板、机箱、面板、电源、显示电路等。最后还必须完成组装、调试。这部分内容请读者自行参阅有关资料，这里就不做具体的介绍了。

图4.3.1中以方框图的形式总结了逻辑设计的基本方法。应当指出，上述的设计步骤并不是一成不变的。例如，有的设计要求直接以真值表的形式给出，就不用进行逻辑抽象了。又如，有的问题逻辑关系比较简单、直观，也可以不经过逻辑真值表而直接写出逻辑函数式。

【例4.3.1】使用逻辑门电路设计一个监视交通信号灯工作状态的逻辑电路。每一组信号灯均由红、黄、绿三盏灯组成，如图4.3.2所示。正常工作情况下，任何时刻必有一盏灯点亮，而且只允许有一盏灯点亮。而当出现其他五种点亮状态时，电路发生故障，这时要求发出故障信号，以提醒维护人员前去修理。

解：（1）首先进行逻辑抽象。

取红、黄、绿三盏灯的状态为输入变量，分别用 R、A、G 表示，并规定灯亮时为 1，不亮时为 0。取故障信号为输出变量，以 Z 表示之，并规定正常工作状态下 Z 为 0，发生故障时 Z 为 1。

根据题意可列出表4.3.1所示的逻辑真值表。

（2）写出逻辑函数式。

由表4.3.1知

$$ Z=R^{\prime}A^{\prime}G^{\prime}+R^{\prime}AG+RA^{\prime}G+RAG^{\prime}+RAG $$

（3）选定器件类型为小规模集成门电路。

（4）将式（4.3.1）化简后得到

$$ Z=R^{\prime}A^{\prime}G^{\prime}+RA+RG+AG $$

（5）根据式（4.3.2）的化简结果画出逻辑电路图，得到图4.3.3所示的电路。

由于式（4.3.2）为最简与或表达式，所以只有在使用与门和或门组成电路时才得到最简单的电路。如果要求用其他类型的门电路来组成这个逻辑电路，则为了得到最简单的电路，化简的结果亦需相应地改变。

例如，在要求全部用与非门组成这个逻辑电路时，就应当将函数式化为最简与非-与非表达式。这种形式通常可以通过将与或表达式两次求反得到。在上例中，将式（4.3.2）两次求反后得到

$$ \begin{aligned}\boldsymbol{Z}&=(\left(\boldsymbol{R}^{\prime}\boldsymbol{A}^{\prime}\boldsymbol{G}^{\prime}+\boldsymbol{R}\boldsymbol{A}+\boldsymbol{R}\boldsymbol{G}+\boldsymbol{A}\boldsymbol{G}\right)^{\prime})^{\prime}\\&=\left(\left(\boldsymbol{R}^{\prime}\boldsymbol{A}^{\prime}\boldsymbol{G}^{\prime}\right)^{\prime}\left(\boldsymbol{R}\boldsymbol{A}\right)^{\prime}\left(\boldsymbol{R}\boldsymbol{G}\right)^{\prime}\left(\boldsymbol{A}\boldsymbol{G}\right)^{\prime}\right)^{\prime}\end{aligned} $$

根据式（4.3.3）即可画出全部用与非门和反相器组成的逻辑电路，如图4.3.4所示。

如果要求用与或非门实现这个逻辑电路，那么就必须将式（4.3.2）化为最简与或非表达式。在第一章里我们曾经讲过，最简的与或非表达式可以通过合并卡诺图上的0，然后求反而得到。为此，将函数Z的卡诺图画出，如图4.3.5所示。将图中的0合并、求反得到

$$ Z=\left(R A^{\prime}G^{\prime}+R^{\prime}A G^{\prime}+R^{\prime}A^{\prime}G\right)^{\prime} $$

按照式（4.3.4）画出的用与或非门组成的逻辑电路图如图4.3.6所示。

复习思考题

R4.3.1 什么是“逻辑抽象”？它包含哪些内容？

R4.3.2 对于同一个实际的逻辑问题，两个同学经过逻辑抽象得到的逻辑函数不完全相同，这是为什么？

4.4 若干常用的组合逻辑电路模块

随着数字化的浪潮席卷了电子技术应用的一切领域，人们在实践中遇到的逻辑问题层出不穷，因而为解决这些逻辑问题而设计的逻辑电路也不胜枚举。其中有些逻辑功能电路经常、大量地出现在各种数字系统当中。这些逻辑功能电路包括编码器、译码器、数据选择器、数值比较器、运算器等。在设计实现复杂的电路时，可以调用这些已有的、经过使用验证的电路模块，作为设计电路的组成部分。下面从设计或分析的角度分别介绍这些常用的组合逻辑模块。

4.4.1 编码器

在数字系统中，为了区分一系列不同的事务，将其中的每个事物用一个二值代码表示，这就是编码的含义。在二值逻辑电路中，信号都是以高、低电平的形式给出的。因此，编码器（Encoder）的逻辑功能就是将输入的每一个高、低电平信号编成一个对应的二进制代码。

一、 普通编码器

目前经常使用的编码器有普通编码器和优先编码器两类。在普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱。

现以3位二进制普通编码器为例，分析一下普通编码器的工作原理。图4.4.1是3位二进制编码器的框图，它的输入是 $ I_{0}\sim I_{7} $八个高电平信号，输出是3位二进制代码 $ Y_{2}Y_{1}Y_{0} $。为此，又将它称为8线-3线编码器。输出与输入的对应关系由表4.4.1给出。

| 输入 | 输出 | | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ I_0 $ | $ I_1 $ | $ I_2 $ | $ I_3 $ | $ I_4 $ | $ I_5 $ | $ I_6 $ | $ I_7 $ | $ Y_2 $ | $ Y_1 $ | $ Y_0 $ |

| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |

| 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |

| 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |

| 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |

| 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 |

| 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 1 |

| 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 1 | 0 |

| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 |

将表4.4.1所示的真值表写成对应的逻辑式得到

$$ \left\{\begin{aligned}Y_{2}=&I_{0}^{\prime}I_{1}^{\prime}I_{2}I_{3}^{\prime}I_{4}I_{5}^{\prime}I_{6}^{\prime}I_{7}^{\prime}+I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}I_{6}^{\prime}I_{7}^{\prime}\\ &+I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}I_{7}^{\prime}+I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}\\ Y_{1}=&I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}^{\prime}+I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}^{\prime}\\ &+I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}I_{7}^{\prime}+I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}\\ Y_{0}=&I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}^{\prime}+I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}^{\prime}\\ &+I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}^{\prime}+I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}\end{aligned}\right. $$

如果任何时刻 $ I_{0} \sim I_{7} $ 当中仅有一个取值为1，即输入变量取值的组合仅有表4.4.1中列出的八种状态，则输入变量为其他取值下其值等于1的那些最小项均为约束项。利用这些约束项将式(4.4.1)化简，得到

$$ \left\{\begin{aligned}Y_{2}&=I_{4}+I_{5}+I_{6}+I_{7}\\ Y_{1}&=I_{2}+I_{3}+I_{6}+I_{7}\\ Y_{0}&=I_{1}+I_{3}+I_{5}+I_{7}\end{aligned}\right. $$

图4.4.2就是根据式（4.4.2）得出的编码器电路。这个电路是由三个或门组成的。

二、 优先编码器

在优先编码器（priority encoder）电路中，允许同时输入两个以上的编码信号。不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。

图4.4.3(a)给出了8线-3线优先编码器74HC148的逻辑图。如果不考虑由门 $ G_{1} $、 $ G_{2} $和 $ G_{3} $构成的附加控制电路，则编码器电路只有图中虚线框以内的这一部分。

由图4.4.3(a)写出输出逻辑式，即得到

$$ \left\{\begin{aligned}Y_{2}^{\prime}&=\left(\left(I_{4}+I_{5}+I_{6}+I_{7}\right)S\right)^{\prime}\\ Y_{1}^{\prime}&=\left(\left(I_{2}I_{4}^{\prime}I_{5}^{\prime}+I_{3}I_{4}^{\prime}I_{5}^{\prime}+I_{6}+I_{7}\right)S\right)^{\prime}\\ Y_{0}^{\prime}&=\left(\left(I_{1}I_{2}^{\prime}I_{4}^{\prime}I_{6}^{\prime}+I_{3}I_{4}^{\prime}I_{6}^{\prime}+I_{5}I_{6}^{\prime}+I_{7}\right)S\right)^{\prime}\end{aligned}\right. $$

为了扩展电路的功能和增加使用的灵活性，在74HC148的逻辑电路中附加了由门 $ G_{1} $、 $ G_{2} $和 $ G_{3} $组成的控制电路。其中 $ S' $为选通输入端，只有在 $ S'=0 $的条件下，编码器才能正常工作。而在 $ S'=1 $时，所有的输出端均被封锁在高电平。

选通输出端 $ Y_{s}^{\prime} $ 和扩展端 $ Y_{ex}^{\prime} $ 用于扩展编码功能。由图可知

$$ Y^{\prime}_{\mathrm{S}}=\left(I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}^{\prime}S\right)^{\prime} $$

上式表明，只有当所有的编码输入端都是高电平（即没有编码输入），而且 S=1 时， $ Y_{s}^{\prime} $ 才是低电平。因此， $ Y_{s}^{\prime} $ 的低电平输出信号表示“电路工作，但无编码输入”。

由图4.4.3(a)还可以写出

$$ \begin{align*}Y_{\mathrm{EX}}^{\prime}=&\left(\left(I_{0}^{\prime}I_{1}^{\prime}I_{2}^{\prime}I_{3}^{\prime}I_{4}^{\prime}I_{5}^{\prime}I_{6}^{\prime}I_{7}^{\prime}S\right)^{\prime}S\right)^{\prime}\\=&\left(\left(I_{0}+I_{1}+I_{2}+I_{3}+I_{4}+I_{5}+I_{6}+I_{7}\right)S\right)^{\prime}\end{align*} $$

这说明只要任何一个编码输入端有低电平信号输入，且 S=1， $ Y_{EX}' $ 即为低电平。因此， $ Y_{EX}' $ 的低电平输出信号表示“电路工作，而且有编码输入”。

根据式（4.4.3）、（4.4.4）和（4.4.5）可以列出表4.4.2所示的74HC148的功能表。它的输入和输出均以低电平作为有效信号。为了强调说明以低电平作为有效输入信号，有时也将反相器图形符号中表示反相的小圆圈画在输入端，如图4.4.3(a)中左边一列反相器的画法。

| 输入 | 输出 | | | | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ S' $ | $ I'_{0} $ | $ I'_{1} $ | $ I'_{2} $ | $ I'_{3} $ | $ I'_{4} $ | $ I'_{5} $ | $ I'_{6} $ | $ I'_{7} $ | $ Y'_{2} $ | $ Y'_{1} $ | $ Y'_{0} $ | $ Y'_{S} $ $ Y'_{K} $ |

| 1 | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | 1 | 1 | 1 | 1 |

| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |

| 0 | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | 0 | 0 | 0 | 0 | 1 |

| 0 | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | 0 | 1 | 0 | 0 | 1 | 1 |

| 0 | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | 0 | 1 | 1 | 0 | 1 | 0 | 1 |

| 0 | $ \times $ | $ \times $ | $ \times $ | $ \times $ | 0 | 1 | 1 | 1 | 0 | 1 | 1 | 1 |

| 0 | $ \times $ | $ \times $ | $ \times $ | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 1 |

| 0 | $ \times $ | $ \times $ | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 |

| 0 | $ \times $ | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 |

| 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |

由表4.4.2中不难看出，在 $ S'=0 $电路正常工作状态下，允许 $ I_{0}' \sim I_{7}' $当中同时有几个输入端为低电平，即有编码输入信号。 $ I_{7}' $的优先权最高， $ I_{0}' $的优先权最低。当 $ I_{7}'=0 $时，无论其他输入端有无输入信号（表中以×表示），输出端只给出 $ I_{7}' $的编码，即 $ Y_{2}'Y_{1}'Y_{0}'=000 $。当 $ I_{7}'=1 $、 $ I_{6}'=0 $时，无论其余输入端有无输入信号，只对 $ I_{6}' $编码，输出为 $ Y_{2}'Y_{1}'Y_{0}'=001 $。其余的输入状态请读者自行分析。

表4.4.2 中出现的三种 $ Y_{2}Y_{1}^{\prime}Y_{0}^{\prime}=111 $ 的情况可以用 $ Y_{s}^{\prime} $ 和 $ Y_{ex}^{\prime} $ 的不同状态加以区分。

在中规模集成电路设计实现后，习惯上采用逻辑框图来表示中规模集成电路器件，如图4.4.3（b）中所示。在逻辑框图内部只标注输入、输出原变量的名称。如果以低电平作为有效的输入或输出信号，则于框图外部相应的输入或输出端处加画小圆圈，并在外部标注的输入或输出端信号名称上加非“/”。

在常用的优先编码器电路中，除了二进制编码器以外，还有一类称为二-十进制优先编码器。它能将 $ I_{0}' \sim I_{9}' 10 $ 个输入信号分别编成 10 个 BCD 代码。在 $ I_{0}' \sim I_{9}' 10 $ 个输入信号中 $ I_{9}' $ 的优先权最高， $ I_{0}' $ 的优先权最低。

图4.4.4(a)是二-十进制优先编码器74HC147的内部逻辑图。由图得到

$$ \left\{\begin{aligned}Y_{3}^{\prime}&=\left(I_{8}+I_{9}\right)^{\prime}\\ Y_{2}^{\prime}&=\left(I_{7}I_{8}^{\prime}I_{9}^{\prime}+I_{6}I_{8}^{\prime}I_{9}^{\prime}+I_{5}I_{8}^{\prime}I_{9}^{\prime}+I_{4}I_{8}^{\prime}I_{9}^{\prime}\right)^{\prime}\\ Y_{1}^{\prime}&=\left(I_{7}I_{8}^{\prime}I_{9}^{\prime}+I_{6}I_{8}^{\prime}I_{9}^{\prime}+I_{3}I_{4}^{\prime}I_{5}^{\prime}I_{8}^{\prime}I_{9}^{\prime}+I_{2}I_{4}^{\prime}I_{5}^{\prime}I_{8}^{\prime}I_{9}^{\prime}\right)^{\prime}\\ Y_{0}^{\prime}&=\left(I_{9}+I_{7}I_{8}^{\prime}I_{9}^{\prime}+I_{5}I_{6}^{\prime}I_{8}^{\prime}I_{9}^{\prime}+I_{3}I_{4}^{\prime}I_{6}^{\prime}I_{8}^{\prime}I_{9}^{\prime}+I_{1}I_{2}^{\prime}I_{4}^{\prime}I_{6}^{\prime}I_{8}^{\prime}I_{9}^{\prime}\right)^{\prime}\end{aligned}\right. $$

将式(4.4.6)化为真值表的形式，即得到表4.4.3。由表可知，编码器的输出是反码形式的BCD码。优先权以 $ I_{9}^{\prime} $为最高， $ I_{1}^{\prime} $为最低。当 $ I_{1}^{\prime}\sim I_{9}^{\prime} $均为无效输入（均为1）时，隐含表示了 $ I_{0}^{\prime} $为有效输入，编码输出 $ Y_{3}^{\prime}Y_{2}^{\prime}Y_{1}^{\prime}Y_{0}^{\prime}=1111 $。

| 输入 | 输出 | | | | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ I'_{1} $ | $ I'_{2} $ | $ I'_{3} $ | $ I'_{4} $ | $ I'_{5} $ | $ I'_{6} $ | $ I'_{7} $ | $ I'_{8} $ | $ I'_{9} $ | $ Y'_{3} $ | $ Y'_{2} $ | $ Y'_{1} $ | $ Y'_{0} $ |

| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

| $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | 0 | 0 | 1 | 1 | 0 |

| $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | 0 | 1 | 0 | 1 | 1 | 1 |

| $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | 0 | 1 | 1 | 1 | 0 | 0 | 0 |

| $ \times $ | $ \times $ | $ \times $ | $ \times $ | $ \times $ | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 1 |

| $ \times $ | $ \times $ | $ \times $ | $ \times $ | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 0 |

| $ \times $ | $ \times $ | $ \times $ | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 |

| $ \times $ | $ \times $ | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |

| $ \times $ | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 |

| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |

复习思考题

K4.4.1 在需要使用普通编码器的场合能否用优先编码器取代普通编码器？在需要使用优先编码器的场合能否用普通编码器取代优先编码器？

4.4.2 译码器

译码器（Decoder）的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号或另外一个代码。因此译码是编码的反操作。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器三类。

一、 二进制译码器

二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应的高、低电平信号。

图4.4.5是3位二进制译码器的框图。输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。因此，也将这个译码器称为3线-8线译码器。

图4.4.6是采用二极管与门阵列构成的3位二进制译码器，图中的 $ A_{2} $、 $ A_{1} $、 $ A_{0} $是输入端， $ Y_{0}\sim Y_{7} $是8个输出端。

（3线-8线）译码器的框图

假定电源电压 $ V_{cc}=5\ V $，输入信号的高、低电平分别为3 V和0 V，二极管的导通压降为0.7 V。当 $ A_{2}A_{1}A_{0}=000 $ 时， $ A_{2}A_{1}A_{0} $ 为0 V， $ A'_{2},A'_{1},A'_{0} $ 为3 V。这时只有 $ Y_{0} $ 输出高电平（3.7 V），其余的输出端均为低电平（0.7 V），于是将输入的000代码译成了 $ Y_{0} $ 端的高电平信号。

同理，译码器也将其他的每一个输入代码译成对应输出端的高电平信号（也可视为一个8位的二进制代码）。它们之间的对应关系如表4.4.4所示。

| 输入 | 输出 | | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ A_2 $ | $ A_1 $ | $ A_0 $ | $ Y_7 $ | $ Y_6 $ | $ Y_5 $ | $ Y_4 $ | $ Y_3 $ | $ Y_2 $ | $ Y_1 $ | $ Y_0 $ |

| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |

| 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |

| 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |

| 0 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |

| 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |

| 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |

| 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |

| 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |

用二极管与门阵列构成的译码器虽然比较简单，但也存在两个严重的缺点。其一是电路的输入电阻较低而输出电阻较高，其二是输出的高、低电平信号发生偏移（偏离输入信号的高、低电平）。因此，通常只在一些大规模集成电路内部采用这种结构，而在一些中规模集成电路译码器中多半采用三极管集成门电路结构。

74HC138 就是用 CMOS 门电路组成的 3 线-8 线译码器，它的逻辑图如图 4.4.7(a) 所示，逻辑功能表见表 4.4.5。

| 输入 | 输出 | | | | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ S_1 $ | $ S'_2 + S'_3 $ | $ A_2 $ | $ A_1 $ | $ A_0 $ | $ Y'_0 $ | $ Y'_1 $ | $ Y'_2 $ | $ Y'_3 $ | $ Y'_4 $ | $ Y'_5 $ | $ Y'_6 $ | $ Y'_7 $ |

| 0 | ✗ | ✗ | ✗ | ✗ | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

| ✗ | 1 | ✗ | ✗ | ✗ | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

| 1 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

| 1 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 |

| 输入 | 输出 | | | | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ S_1 $ | $ S_2' + S_3' $ | $ A_2 $ | $ A_1 $ | $ A_0 $ | $ Y'_0 $ | $ Y'_1 $ | $ Y'_2 $ | $ Y'_3 $ | $ Y'_4 $ | $ Y'_5 $ | $ Y'_6 $ | $ Y'_7 $ |

| 1 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 |

| 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 |

| 1 | 0 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 |

| 1 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 |

| 1 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 |

| 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |

当门电路 $ G_{s} $ 的输出为高电平 (S=1) 时，可由逻辑图写出

$$ \left\{\begin{aligned}Y_{0}^{\prime}&=\left(A_{2}^{\prime}A_{1}^{\prime}A_{0}^{\prime}\right)^{\prime}=m_{0}^{\prime}\\ Y_{1}^{\prime}&=\left(A_{2}^{\prime}A_{1}^{\prime}A_{0}\right)^{\prime}=m_{1}^{\prime}\\ Y_{2}^{\prime}&=\left(A_{2}^{\prime}A_{1}A_{0}^{\prime}\right)^{\prime}=m_{2}^{\prime}\\ Y_{3}^{\prime}&=\left(A_{2}^{\prime}A_{1}A_{0}\right)^{\prime}=m_{3}^{\prime}\\ Y_{4}^{\prime}&=\left(A_{2}A_{1}^{\prime}A_{0}^{\prime}\right)^{\prime}=m_{4}^{\prime}\\ Y_{5}^{\prime}&=\left(A_{2}A_{1}^{\prime}A_{0}\right)^{\prime}=m_{5}^{\prime}\\ Y_{6}^{\prime}&=\left(A_{2}A_{1}A_{0}^{\prime}\right)^{\prime}=m_{6}^{\prime}\\ Y_{7}^{\prime}&=\left(A_{2}A_{1}A_{0}\right)^{\prime}=m_{7}^{\prime}\end{aligned}\right. $$

由上式可以看出， $ Y'_{0} \sim Y'_{7} $ 同时又是 $ A_{2}, A_{1}, A_{0} $ 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。

74HC138有3个附加的控制端 $ S_{1} $、 $ S_{2}^{\prime} $和 $ S_{3}^{\prime\prime} $。当 $ S_{1}=1 $、 $ S_{2}^{\prime}+S_{3}^{\prime}=0 $时， $ G_{s} $输出为高电平（S=1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表4.4.5所示。这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。在图4.4.7(a)所示电路中如果将 $ S_{1} $作为“数据”输入端（同时令 $ S_{2}^{\prime}=S_{3}^{\prime}=0 $），而将 $ A_{2}A_{1}A_{0} $作为“地址”输入端，那么从 $ S_{1} $送来的数据只能通过由 $ A_{2}A_{1}A_{0} $所指定的一根输出线送出去。这就不难理解为什么把 $ A_{2}A_{1}A_{0} $称为地址输入了。例如，当 $ A_{2}A_{1}A_{0}=101 $时，门 $ G_{5} $的输入端除了接至 $ G_{5} $输出端的一个以外全是高电平，因此 $ S_{1} $的数据以反码的形式从 $ Y_{5}^{\prime} $输出，而不会被送到其他任何一个输出端上。

在门电路的图形符号中，有时为了强调“低电平有效”，也在输入端处加上小圆圈，同时在信号名称上加非号，如图4.4.7（a）中的 $ G_{s} $那样。从逻辑功能上讲，这个小圆圈所代表的含义是输入信号经过反相以后才加到后面的逻辑符号上的，所以它代替了输入端的一个反相器，如图4.4.8所示。因此，可以把这种画法看作是一种用输入端的小圆圈代替反相器的简化画法。

二、 二十一进制译码器

二-十进制译码器的逻辑功能是将输入 BCD 码的 10 个代码译成 10 个高、低电平输出信号。

图 4.4.9 是二-十进制译码器 74HC42 的逻辑图。根据逻辑图得到

$$ \left\{\begin{aligned}Y_{0}^{\prime}&=\left(A_{3}^{\prime}A_{2}^{\prime}A_{1}^{\prime}A_{0}^{\prime}\right)^{\prime}&Y_{5}^{\prime}&=\left(A_{3}^{\prime}A_{2}A_{1}^{\prime}A_{0}\right)^{\prime}\\ &\\ Y_{1}^{\prime}&=\left(A_{3}^{\prime}A_{2}^{\prime}A_{1}^{\prime}A_{0}\right)^{\prime}&Y_{6}^{\prime}&=\left(A_{3}^{\prime}A_{2}A_{1}A_{0}^{\prime}\right)^{\prime}\\ &\\ Y_{2}^{\prime}&=\left(A_{3}^{\prime}A_{2}^{\prime}A_{1}A_{0}^{\prime}\right)^{\prime}&Y_{7}^{\prime}&=\left(A_{3}^{\prime}A_{2}A_{1}A_{0}\right)^{\prime}\\ &\\ Y_{3}^{\prime}&=\left(A_{3}^{\prime}A_{2}^{\prime}A_{1}A_{0}\right)^{\prime}&Y_{8}^{\prime}&=\left(A_{3}A_{2}^{\prime}A_{1}^{\prime}A_{0}^{\prime}\right)^{\prime}\\ &\\ Y_{4}^{\prime}&=\left(A_{3}^{\prime}A_{2}A_{1}^{\prime}A_{0}^{\prime}\right)^{\prime}&Y_{9}^{\prime}&=\left(A_{3}A_{2}^{\prime}A_{1}^{\prime}A_{0}\right)^{\prime}\end{aligned}\right. $$

并可列出电路的真值表，如表4.4.6所示。

| 序号 | 输入 | 输出 | | | | | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ A_3 $ | $ A_2 $ | $ A_1 $ | $ A_0 $ | $ Y'_{0} $ | $ Y'_{1} $ | $ Y'_{2} $ | $ Y'_{3} $ | $ Y'_{4} $ | $ Y'_{5} $ | $ Y'_{6} $ | $ Y'_{7} $ | $ Y'_{8} $ | $ Y'_{9} $ | |

| 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

| 1 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

| 2 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

| 3 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 |

| 4 | 0 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 |

| 5 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 |

| 6 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 |

| 7 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 |

| 8 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 |

| 9 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |

| 伪码 | 1 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |

| 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | |

| 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | |

| 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | |

| 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | |

| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | |

对于 BCD 代码以外的伪码（即 1010～1111 这 6 个代码） $ Y'_{0} \sim Y'_{9} $ 均无低电平信号产生，译码器拒绝“翻译”，所以这个电路结构具有拒绝伪码的功能。

三、 显示译码器

1. 七段字符显示器

为了能以十进制数码直观地显示数字系统的运行数据，目前广泛使用了七段字符显示器，或称为七段数码管。这种字符显示器由七段可发光的线段拼合而成。常见的七段字符显示器有半导体数码管和液晶显示器两种。

图 4.4.10 是半导体数码管 BS201A 的外形图和等效电路。这种数码管的每个线段都是一个发光二极管（Light Emitting Diode，简称 LED），因而也将它称为 LED 数码管或 LED 七段显示器。

发光二极管使用的材料与普通的硅二极管和锗二极管不同，有磷砷化镓、磷化镓、砷化镓等几种，而且半导体中的杂质浓度很高。当外加正向电压时，大量的电子和空穴在扩散过程中复合，其中一部分电子从导带跃迁到价带，把多余的能量以光的形式释放出来，便发出一定波长的可见光。

磷砷化镓发光二极管发出光线的波长与磷和砷的比例有关，含磷的比例越大波长越短，同时发光效率也随之降低。目前生产的磷砷化镓发光二极管（如BS201、BS211等）发出光线的波长在 $ 6\ 500\ \text{\AA} $左右，呈橙红色。

在 BS201 等一些数码管中还在右下角处增设了一个小数点，形成了所谓八段数码管，如图 4.4.10(a) 所示。此外，由图 4.4.10(b) 的等效电路可见，BS201A 的八段发光二极管的阴极是做在一起的，属于共阴极类型。为了增加使用的灵活性，同一规格的数码管一般都有共阴极和共阳极两种类型可供选用。

半导体数码管不仅具有工作电压低、体积小、寿命长、可靠性高等优点，而且响应时间短（一般不超过 $ 0.1\ \mu s $），亮度也比较高。它的缺点是工作电流比较大，每一段的工作电流在 $ 10\ mA $ 左右。

另一种常用的七段字符显示器是液晶显示器（Liquid Crystal Display，简称LCD）。液晶是一种既具有液体的流动性又具有光学特性的有机化合物，它的透明度和呈现的颜色受外加电场的影响，利用这一特点便可做成字符显示器。

在没有外加电场的情况下，液晶分子按一定取向整齐地排列着，如图4.4.11（a）所示。这时液晶为透明状态，射入的光线大部分由反射电极反射回来，显示器呈白色。在电极上加上电压以后，液晶分子因电离而产生正离子，这些正离子在电场作用下运动并碰撞其他液晶分子，破坏了液晶分子的整齐排列，使液晶呈现混浊状态。这时射入的光线散射后仅有少量反射回来，故显示器呈暗灰色。这种现象称为动态散射效应。外加电场消失以后，液晶又恢复到整齐排列的状态。如果将七段透明的电极排列成8字形，那么只要选择不同的电极组合并加以正电压，便能显示出各种字符来。

为了使离子撞击液晶分子的过程不断进行，通常在液晶显示器的两个电极上加以数十至数百周的交变电压。对交变电压的控制可以用异或门实现，如图4.4.12(a)所示。 $ v_{1} $ 是外加的固定频率的对称方波电压。当A=0时，LCD两端的电压 $ v_{L}=0 $，显示器不工作，呈白色；当A=1时， $ v_{L} $ 为幅度等于两倍 $ v_{1} $ 的对称方波，显示器工作，呈暗灰色。各点电压的波形示于图4.4.12(b)中。

液晶显示器的最大优点是功耗极小，每平方厘米的功耗在 $ 1\ \mu W $ 以下。它的工作电压也很

低，在1 V以下仍能工作。因此，液晶显示器在电子表以及各种小型、便携式仪器、仪表中得到了广泛的应用。但是，由于它本身不会发光，仅仅靠反射外界光线显示字形，所以亮度很差。此外，它的响应速度较低（在10~200 ms范围），这就限制了它在快速系统中的应用。

2. BCD-七段显示译码器

半导体数码管和液晶显示器都可以用TTL或CMOS集成电路直接驱动。为此，就需要使用显示译码器将BCD代码译成数码管所需要的驱动信号，以便使数码管用十进制数字显示出BCD代码所表示的数值。

今以 $ A_{3}A_{2}A_{1}A_{0} $ 表示显示译码器输入的 BCD 代码，以 $ Y_{a} \sim Y_{g} $ 表示输出的 7 位二进制代码，并规定用 1 表示数码管中线段的点亮状态，用 0 表示线段的熄灭状态，则根据显示字形的要求便得到了表 4.4.7 所示的真值表。表中除列出了 BCD 代码的 10 个状态与 $ Y_{a} \sim Y_{g} $ 状态的对应关系以外，还规定了输入为 1010~1111 这六个状态下显示的字形。

| 输入 | 输出 | | | | | | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| 数字 | $ A_3 $ | $ A_2 $ | $ A_1 $ | $ A_0 $ | $ Y_a $ | $ Y_b $ | $ Y_c $ | $ Y_d $ | $ Y_e $ | $ Y_f $ | $ Y_g $ | 字形 |

| 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 口 |

| 1 | 0 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 口 |

| 2 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 1 | 0 | 1 | 口 |

| 3 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | 口 |

| 4 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 口 |

| 5 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 1 | 0 | 1 | 1 | 口 |

| 6 | 0 | 1 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 口 |

| 7 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 口 |

| 8 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 口 |

| 9 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | 1 | 口 |

| 10 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 口 |

| 11 | 1 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 口 |

| 12 | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 口 |

| 13 | 1 | 1 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 1 | 1 | 口 |

| 14 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 口 |

| 15 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 口 |

由表4.4.7可以看到，现在与每个输入代码对应的输出不是某一根输出线上的高、低电平，而是另一个7位的代码了，所以它已经不是我们在这一节开始所定义的那种译码器了。但从广义上讲，都可以称为译码器。

从得到的真值表画出表示 $ Y_{a} \sim Y_{g} $ 的卡诺图，即得到图4.4.13。在卡诺图上采用“合并0然后求反”的化简方法将 $ Y_{a} \sim Y_{g} $ 化简，得到

$$ \left\{\begin{aligned}Y_{\mathrm{a}}&=\left(A_{3}^{\prime}A_{2}^{\prime}A_{1}^{\prime}A_{0}+A_{3}A_{1}+A_{2}A_{0}^{\prime}\right)^{\prime}\\ Y_{\mathrm{b}}&=\left(A_{3}A_{1}+A_{2}A_{1}A_{0}^{\prime}+A_{2}A_{1}^{\prime}A_{0}\right)^{\prime}\\ Y_{\mathrm{e}}&=\left(A_{3}A_{2}+A_{2}^{\prime}A_{1}A_{0}^{\prime}\right)^{\prime}\\ Y_{\mathrm{d}}&=\left(A_{2}A_{1}A_{0}+A_{2}A_{1}^{\prime}A_{0}^{\prime}+A_{2}^{\prime}A_{1}^{\prime}A_{0}\right)^{\prime}\\ Y_{\mathrm{e}}&=\left(A_{2}A_{1}^{\prime}+A_{0}\right)^{\prime}\\ Y_{\mathrm{t}}&=\left(A_{3}^{\prime}A_{2}^{\prime}A_{0}+A_{2}^{\prime}A_{1}+A_{1}A_{0}\right)^{\prime}\\ Y_{\mathrm{g}}&=\left(A_{3}^{\prime}A_{2}^{\prime}A_{1}^{\prime}+A_{2}A_{1}A_{0}\right)^{\prime}\end{aligned}\right. $$

图4.4.14给出了BCD-七段显示译码器7448的逻辑图。如果不考虑逻辑图中由 $ G_{1}\sim G_{4} $组成的附加控制电路的影响（ $ G_{2} $和 $ G_{4} $的输出为高电平），则 $ Y_{a}\sim Y_{g} $与 $ A_{3} $、 $ A_{2} $、 $ A_{1} $、 $ A_{0} $之间的逻辑关系与式（4.4.9）完全相同。

附加控制电路用于扩展电路功能。下面介绍一下附加控制端的功能和用法。

灯测试输入LT'

当有 $ LT' = 0 $ 的信号输入时， $ G_{4} $、 $ G_{5} $、 $ G_{6} $ 和 $ G_{7} $ 的输出同时为高电平，使 $ A_{10} = A_{11} = A_{12} = 0 $。对后面的译码电路而言，与输入为 $ A_{0} = A_{1} = A_{2} = 0 $ 一样。由式（4.4.9）可知， $ Y_{a} \sim Y_{g} $ 将全部为高电平。同时，由于 $ G_{19} $ 的两组输入中均含有低电平输入信号，因而 $ Y_{g} $ 也处于高电平。可见，只要令 $ LT' = 0 $，便可使被驱动数码管的七段同时点亮，以检查该数码管各段能否正常发光。平时应置 $ LT' $ 为高电平。

灭零输入 RBI:

设置灭零输入信号 $ RBI' $ 的目的是为了能把不希望显示的零熄灭。例如，有一个8位的数码显示电路，整数部分为5位，小数部分为3位，在显示13.7这个数时将呈现00013.700字样。如果将前、后多余的零熄灭，则显示的结果将更加醒目。

由图4.4.14可知，当输入 $ A_{3}=A_{2}=A_{1}=A_{0}=0 $时，本应显示出0。如果需要将这个零熄灭，则可加入 $ RBI'=0 $的输入信号。这时 $ G_{3} $的输出为低电平，并经过 $ G_{4} $输出低电平使 $ A_{13}=A_{12}=A_{11}=A_{10}=1 $。由于 $ G_{13}\sim G_{19} $每个与或非门都有一组输入全为高电平，所以 $ Y_{a}\sim Y_{g} $全为低电平，使本来应该显示的0熄灭。

灭灯输入/灭零输出 BI'/RBO':

这是一个双功能的输入/输出端，它的电路结构如图4.4.15（a）所示。

BI'/RBO'作为输入端使用时，称灭灯输入控制端。只要加入灭灯控制信号 BI'=0，无论 $ A_{3}A_{2}A_{1}A_{0} $ 的状态是什么，定可将被驱动数码管的各段同时熄灭。由图4.4.14可见，此时 $ G_{4} $ 肯定输出低电平，使 $ A_{13}=A_{12}=A_{11}=A_{10}=1 $， $ Y_{a}\sim Y_{g} $ 同时输出低电平，因而将被驱动的数码管熄灭。

BI'/RBO'作为输出端使用时，称为灭零输出端。由图4.4.14可得到

$$ RBO^{\prime}=\left(A_{3}^{\prime}\cdot A_{2}^{\prime}\cdot A_{1}^{\prime}\cdot A_{0}^{\prime}\cdot LT^{\prime}\cdot RBI\right)^{\prime} $$

上式表明，只有当输入为 $ A_{3}=A_{2}=A_{1}=A_{0}=0 $，而且有灭零输入信号（RBI'=0）时，RBO'才会给出低电平。因此，RBO'=0 表示译码器已将本来应该显示的零熄灭了。

用7448可以直接驱动共阴极的半导体数码管。由图4.4.15(c)所示的7448输出电路可以看到，当输出管截止、输出为高电平时，流过发光二极管的电流是由 $ V_{cc} $经2 kΩ上拉电阻提供的。当 $ V_{cc}=5 $ V时，这个电流只有2 mA左右。如果数码管需要的电流大于这个数值时，则应在2 kΩ的上拉电阻上再并联适当的电阻。图4.4.16给出了用7448驱动BS201A半导体数码管的连接方法。

将灭零输入端与灭零输出端配合使用，即可实现多位数码显示系统的灭零控制。图4.4.17示出了灭零控制的连接方法。只需在整数部分把高位的RBO'与低位的RBI'相连，在小数部分将低位的RBO'与高位的RBI'相连，就可以把前、后多余的零熄灭了。在这种连接方式下，整数部分只有高位是零，而且被熄灭的情况下，低位才有灭零输入信号。同理，小数部分只有在低位是零，而且被熄灭时，高位才有灭零输入信号。

复习思考题

R4.4.2 用二-十进制译码器（如图4.4.9所示的结构形式）附加门电路能否得到任何形式的四变量逻辑函数？为什么？

R4.4.3 用4线-16线译码器（输入为 $ A_{3} $、 $ A_{2} $、 $ A_{1} $、 $ A_{0} $，输出为 $ Y'_{0}\sim Y'_{15} $）能否取代图4.4.6中的3线-8线译码器？如果可以取代，那么电路应如何连接？

4.4.3 数据选择器

在数字信号的传输过程中，有时需要从一组输入数据中选出某一个来，这时就要用到一种称为数据选择器（Data Selector）或多路开关（Multiplexer，MUX）的逻辑电路。数据选择器是一种常用模块，最小的是二选一数据选择器。其逻辑图形符号如图4.4.18所示。该符号表示通过SEL确定Y从A和B中选哪一个数据，真值表如表4.4.8。

由表4.4.8可得，二选一数据选择器的逻辑表达式为

$$ Y=SEL\cdot A+SEL^{\prime}\cdot B $$

则可用图4.4.19所示的逻辑图实现二选一数据选择器。

4 选 1 数据选择器则是从 4 个输入数据中选出一个送到输出端。下面以双 4 选 1 数据选择器 74HC153 为例，分析它的工作原理。图 4.4.20 是 74HC153 的逻辑图，它包含两个完全相同的 4 选 1 数据选择器。两个数据选择器有公共的地址输入端，而数据输入端和输出端是各自独立的。通过给定不同的地址代码（即 $ A_{1}A_{0} $ 的状态），即可从 4 个输入数据中选出所要的一个，并送至输出端 $ Y_{1} $。图中的 $ S_{1}^{\prime} $ 和 $ S_{2}^{\prime} $ 是附加控制端，用于控制电路工作状态和扩展功能。

由图4.4.20(a)可见，当 $ A_{0}=0 $时传输门 $ TG_{1} $和 $ TG_{3} $导通，而 $ TG_{2} $和 $ TG_{4} $截止。当 $ A_{0}=1 $时

$ TG_{1} $ 和 $ TG_{3} $ 截止，而 $ TG_{2} $ 和 $ TG_{4} $ 导通。同理，当 $ A_{1}=0 $ 时 $ TG_{5} $ 导通、 $ TG_{6} $ 截止。而 $ A_{1}=1 $ 时 $ TG_{5} $ 截止、 $ TG_{6} $ 导通。因此，在 $ A_{1}A_{0} $ 的状态确定以后， $ D_{10}\sim D_{13} $ 当中只有一个能通过两级导通的传输门到达输出端。例如，当 $ A_{1}A_{0}=01 $ 时，第一级传输门中的 $ TG_{2} $ 和 $ TG_{4} $ 导通，第二级传输门的 $ TG_{5} $ 导通，只有 $ D_{11} $ 端的输入数据能通过传输门 $ TG_{2} $ 和 $ TG_{5} $ 到达输出端 $ Y_{1} $。

输出的逻辑式可写成

$$ \boldsymbol{Y}_{1}=\left[\boldsymbol{D}_{10}\left(\boldsymbol{A}_{1}^{\prime}\boldsymbol{A}_{0}^{\prime}\right)+\boldsymbol{D}_{11}\left(\boldsymbol{A}_{1}^{\prime}\boldsymbol{A}_{0}\right)+\boldsymbol{D}_{12}\left(\boldsymbol{A}_{1}\boldsymbol{A}_{0}^{\prime}\right)+\boldsymbol{D}_{13}\left(\boldsymbol{A}_{1}\boldsymbol{A}_{0}\right)\right]\cdot\boldsymbol{S}_{1} $$

同时，上式也表明 $ S' = 0 $ 时数据选择器工作， $ S' = 1 $ 时数据选择器被禁止工作，输出被封锁为低电平。

复习思考题

R4.4.4 数据选择器输入数据的位数和输入地址的位数之间应满足怎样的定量关系？

4.4.4 加法器

两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化做若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。

一、 1位加法器

1. 半加器

如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路称为半加器。

按照二进制加法运算规则可以列出如表4.4.9所示的半加器真值表，其中A、B是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到

$$ \left\{\begin{aligned}S=&\boldsymbol{A}^{\prime}\boldsymbol{B}+\boldsymbol{A}\boldsymbol{B}^{\prime}=\boldsymbol{A}\textcircled{+}\boldsymbol{B}\\ \boldsymbol{C}\boldsymbol{O}=&\boldsymbol{A}\boldsymbol{B}\end{aligned}\right. $$

因此，半加器是由一个异或门和一个与门组成的，如图4.4.21所示。

2. 全加器

在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。这种运算称为全加，所用的电路称为全加器。

根据二进制加法运算规则可列出1位全加器的真值表，如表4.4.10所示。

画出图4.4.22所示S和CO的卡诺图，采用合并0再求反的化简方法得到

$$ \left\{\begin{aligned}S=&\left(\boldsymbol{A}^{\prime}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{I}^{\prime}+\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{I}+\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}\boldsymbol{I}+\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}\boldsymbol{I}^{\prime}\right)^{\prime}\\ \boldsymbol{C}\boldsymbol{O}=&\left(\boldsymbol{A}^{\prime}\boldsymbol{B}^{\prime}+\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{I}^{\prime}+\boldsymbol{A}^{\prime}\boldsymbol{C}\boldsymbol{I}^{\prime}\right)^{\prime}\end{aligned}\right. $$

图4.4.23(a)所示双全加器74LS183的逻辑图就是按式(4.4.14)组成的。全加器的电路结构还有多种其他形式，但它们的逻辑功能都必须符合表4.4.10给出的全加器真值表。

二、 多位加法器

1. 串行进位加法器

两个多位数相加时每一位都是带进位相加的，因而必须使用全加器。只要依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，就可以构成多位加法器了。

图4.4.24就是根据上述原理接成的4位加法器电路。显然，每一位的相加结果都必须等到低一位的进位产生以后才能建立起来，因此将这种结构的电路称为串行进位加法器（或称为行波进位加法器）。

这种加法器的最大缺点是运算速度慢。在最不利的情况下，做一次加法运算需要经过4个全加器的传输延迟时间（从输入加数到输出状态稳定建立起来所需要的时间）才能得到稳定可靠的运算结果。但考虑到串行进位加法器的电路结构比较简单，因而在对运算速度要求不高的设备中，这种加法器仍不失为一种可取的电路。

2. 超前进位加法器

串行进位加法器充分体现了电路设计的重用，反复使用了代入定理，但也带来了运算速度慢的弊端。为了提高运算速度，必须设法减小由于进位信号逐级传递所耗费的时间。那么高位的进位输入信号能否在相加运算开始时就知道呢？

我们知道，加到第i位的进位输入信号是这两个加数第i位以下各位状态的函数，所以第i位的进位输入信号（CI） $ _{i} $一定能由 $ A_{i-1}A_{i-2}\cdots A_{0} $和 $ B_{i-1}B_{i-2}\cdots B_{0} $唯一地确定。根据这个原理，就可以通过逻辑电路事先得出每一位全加器的进位输入信号，而无需再从最低位开始向高位逐位传

递进位信号了，这就有效地提高了运算速度。采用这种结构形式的加法器称为超前进位（Carry Look-ahead）加法器，也称为快速进位（Fast Carry）加法器。

下面具体分析一下这些超前进位信号的产生原理。从表4.4.10所示的全加器的真值表中可以看到，在两种情况下会有进位输出信号产生。第一种情况是AB=1，这时 $ (CO)=1 $。第二种情况是 $ A+B=1 $且 $ (CI)=1 $，也产生 $ (CO)=1 $的信号，这时可以把来自低位的进位输入信号 $ (CI) $直接传送到进位输出端 $ (CO) $。事实上在AB=1时同样也可以将CI直接传送到输出端。于是两个多位数中第i位相加产生的进位输出 $ (CO)_{i} $可表示为

$$ (C O)_{i}=A_{i}B_{i}+(A_{i}+B_{i})(C I)_{i} $$

若将 $ A_{i}B_{i} $ 定义为进位生成函数 $ G_{i} $，同时将 $ (A_{i}+B_{i}) $ 定义为进位传送函数 $ P_{i} $，则式 (4.4.15) 可改写为

$$ (C O)_{i}=G_{i}+P_{i}(C I)_{i} $$

将上式展开后得到

$$ \begin{aligned}\left(CO\right)_{i}&=G_{i}+P_{i}\left(CI\right)_{i}\\&=G_{i}+P_{i}\left[G_{i-1}+P_{i-1}\left(CI\right)_{i-1}\right]\\&=G_{i}+P_{i}G_{i-1}+P_{i}P_{i-1}\left[G_{i-2}+P_{i-2}\left(CI\right)_{i-2}\right]\\&\vdots\\&=G_{i}+P_{i}G_{i-1}+P_{i}P_{i-1}G_{i-2}+\cdots+P_{i}P_{i-1}\cdots P_{1}G_{0}\\&\quad+P_{i}P_{i-1}\cdots P_{0}\left(CI\right)_{0}\end{aligned} $$

从全加器的真值表（表4.4.10）写出第i位和 $ S_{i} $的逻辑式

$$ S_{i}=A_{i}B_{i}^{\prime}(CI)^{\prime}+A_{i}^{\prime}B_{i}(CI)^{\prime}+A_{i}^{\prime}B_{i}^{\prime}(CI)_{i}+A_{i}B_{i}(CI)_{i} $$

有时也将上式变换为异或函数

$$ \begin{aligned}S_{i}=&\left(A_{i}B_{i}^{\prime}+A_{i}^{\prime}B_{i}\right)\left(CI\right)^{\prime}{}_{i}+\left(A_{i}B_{i}+A_{i}^{\prime}B_{i}^{\prime}\right)\left(CI\right)_{i}\\=&\left(A_{i}\oplus B_{i}\right)\left(CI\right)^{\prime}{}_{i}+\left(A_{i}\oplus B_{i}\right)^{\prime}\left(CI\right)_{i}\\=&A_{i}\oplus B_{i}\oplus\left(CI\right)_{i}\end{aligned} $$

根据式(4.4.17)和式(4.4.19)构成的4位超前进位加法器74HC283如图4.4.25所示。现以第1位(i=1)为例，分析一下它的逻辑功能。门 $ G_{22} $的输出 $ X_{1} $、门 $ G_{23} $的输出 $ Y_{1} $及和 $ S_{1} $分别为

$$ \begin{aligned}\boldsymbol{X}_{1}&=\left(\boldsymbol{A}_{1}\boldsymbol{B}_{1}\right)^{\prime}\left(\boldsymbol{A}_{1}+\boldsymbol{B}_{1}\right)=\boldsymbol{A}_{1}\oplus\boldsymbol{B}_{1}\\\boldsymbol{Y}_{1}&=\left(\left(\boldsymbol{A}_{0}+\boldsymbol{B}_{0}\right)^{\prime}+\left(\boldsymbol{C}\boldsymbol{I}\right)^{\prime}{}_{0}\left(\boldsymbol{A}_{0}\boldsymbol{B}_{0}\right)^{\prime}\right)^{\prime}=\boldsymbol{A}_{0}\boldsymbol{B}_{0}+\left(\boldsymbol{A}_{0}+\boldsymbol{B}_{0}\right)\left(\boldsymbol{C}\boldsymbol{I}\right)_{0}\\&=\boldsymbol{G}_{0}+\boldsymbol{P}_{0}\left(\boldsymbol{C}\boldsymbol{I}\right)_{0}=\left(\boldsymbol{C}\boldsymbol{O}\right)_{0}=\left(\boldsymbol{C}\boldsymbol{I}\right)_{1}\\\boldsymbol{S}_{1}&=\boldsymbol{X}_{1}\oplus\boldsymbol{Y}_{1}=\boldsymbol{A}_{1}\oplus\boldsymbol{B}_{1}\oplus\left(\boldsymbol{C}\boldsymbol{I}\right)_{1}\end{aligned} $$

可见， $ (CO)_{0} $ 和 $ S_{1} $ 的结果与式(4.4.17)和式(4.4.19)完全相符。

从图4.4.25上还可以看出，从两个加数送到输入端到完成加法运算只需三级门电路的传输延迟时间，而获得进位输出信号仅需一级反相器和一级与或非门的传输延迟时间。然而必须指出，运算时间得以缩短是用增加电路复杂程度的代价换取的。当加法器的位数增加时，电路的复杂程度也随之急剧上升。

复习思考题

R4.4.5 串行进位加法器和超前进位加法器有何区别？它们各有何优缺点？

4.4.5 数值比较器

在一些数字系统（例如数字计算机）当中经常要求比较两个数值的大小。为完成这一功能所设计的各种逻辑电路统称为数值比较器。

一、 1位数值比较器

首先讨论两个1位二进制数A和B相比较的情况。这时有三种可能：

（1）A>B（即 A=1、B=0），则 $ AB^{\prime}=1 $，故可以用 $ AB^{\prime} $ 作为 A>B 的输出信号 $ Y_{(A>B)} $

(2) A<B（即 A=0、B=1），则 A'B=1，故可以用 A'B 作为 A<B 的输出信号 $ Y_{(A

（3）A=B，则 $ A\odot B=1 $，故可以用 $ A\odot B $作为A=B的输出信号 $ Y_{(A=B)} $。

图 4.4.26 给出的是一种实用的 1 位数值比较器电路。

二、 多位数值比较器

在比较两个多位数的大小时，必须自高而低地逐位比较，而且只有在高位相等时，才需要比较低位。

例如，A、B 是两个4位二进制数 $ A_{3}A_{2}A_{1}A_{0} $ 和 $ B_{3}B_{2}B_{1}B_{0} $，进行比较时应首先比较 $ A_{3} $ 和 $ B_{3} $。如果 $ A_{3}>B_{3} $，那么不管其他几位数码各为何值，肯定是 A>B。反之，若 $ A_{3}

如果 A、B 是两个多位数的高 4 位数，那么，当 A、B 相等时，就需要以低位的比较结果来决定两个数的大小了。根据上述原理，我们就得到了表示 A > B、A < B 和 A = B 的逻辑函数式为

$$ \begin{aligned}Y_{(A\succ B)}=A_{3}B^{\prime}_{3}+(A_{3}\odot B_{3})A_{2}B^{\prime}_{2}+(A_{3}\odot B_{3})\left(A_{2}\odot B_{2}\right)A_{1}B^{\prime}_{1}\\+\left(A_{3}\odot B_{3}\right)\left(A_{2}\odot B_{2}\right)\left(A_{1}\odot B_{1}\right)A_{0}B^{\prime}_{0}\\+\left(A_{3}\odot B_{3}\right)\left(A_{2}\odot B_{2}\right)\left(A_{1}\odot B_{1}\right)\left(A_{0}\odot B_{0}\right)I_{(A\succ B)}\\Y_{(A

$$ Y_{(A=B)}=\left(A_{3}\odot B_{3}\right)\left(A_{2}\odot B_{2}\right)\left(A_{1}\odot B_{1}\right)\left(A_{0}\odot B_{0}\right)I_{(A=B)} $$

$ I_{(A>B)}, J_{(AB)}=I_{(AB 或者 A=B，就是 AB”，因此又得到如下关系式

$$ Y_{(A>B)}=\left(Y_{(A

$$ Y_{(AB)}+Y_{(A=B)}\right)^{\prime} $$

图4.4.27是4位数值比较器74HC85的逻辑图。这个电路就是按照式（4.4.20）~（4.4.24）接成的。利用 $ I_{(A>B)} $、 $ I_{(A

复习思考题

R4.4.6 如果用4位数值比较器比较两个3位的二进制数，可以有多少种接法？

4.5 层次化和模块化的设计方法

对于较复杂的组合逻辑电路，往往不适合用一组方程式直接描述它们的逻辑功能，因而需要用层次化和模块化的设计方法。

层次化的设计方法是指“自顶向下”对整个设计任务进行分层和分块的划分，降低每层的复杂度，简化每个模块的功能；或“自底向上”地对每一个有限复杂度的模块进行实现或调用。模块化的设计方法是指将经过设计和验证的能完成一定功能的逻辑电路封装成为模块，在后续的设计中都可反复使用。

这两种方法核心是首先将电路逐级分解为若干个简单的模块，然后再将这些模块设计好并连接起来。两种方法在设计实现中往往一起使用，这些简单的模块电路都可以用4.3节所讲的方法设计出来。

本节将介绍自底向上的方法。把上一节介绍的一些常用中规模模块作为已有的电路模块，利用它们进行一些电路设计和实现。最常见的一类设计方法是应用附加的控制端实现功能扩展，如下面三个例子。

【例 4.5.1】试用 4.4 节中介绍的 8 线-3 线优先编码器 74HC148 接成 16 线-4 线优先编码器，将 $ A_{0}' \sim A_{15}' $ 16 个低电平输入信号编为 0000~1111 16 个 4 位二进制代码，其中 $ A_{15}' $ 的优先权最高， $ A_{0}' $ 的优先权最低。

解：由于每片 74HC148 只有 8 个编码输入，所以需两个 74HC148 才能组合成一个 16 线 -4 线优先编码器。现将 $ A'_{15} \sim A'_{8} $ 个优先权高的输入信号接到第 (1) 片的 $ I'_{7} \sim I'_{0} $ 输入端，而将 $ A'_{7} \sim A'_{0} $ 8 个优先权低的输入信号接到第 (2) 片的 $ I'_{7} \sim I'_{0} $。

按照优先顺序的要求，只有 $ I'_{15} \sim I'_{8} $ 均无输入信号时，才允许对 $ I'_{7} \sim I'_{0} $ 的输入信号编码。因此，只要将第(1)片的“无编码信号输入”信号 $ Y'_{5} $ 作为第(2)片的选通输入信号 S' 就行了。

此外，当第(1)片有编码信号输入时，它的 $ Y'_{EX}=0 $，无编码信号输入时 $ Y'_{EX}=1 $，正好可以用它作为输出编码的第4位，以区分8个高优先权输入信号和8个低优先权输入信号的编码。编码输出的低3位应为两片输出 $ Y'_{2} $、 $ Y'_{1} $、 $ Y'_{0} $的逻辑或。

依照上面的分析，便得到了图4.5.1所示的逻辑图。

由图4.5.1可见，当 $ A_{15}^{\prime}\sim A_{8}^{\prime} $中任一输入端为低电平时，例如 $ A_{11}^{\prime}=0 $，则片(1)的 $ Y_{EX}^{\prime}=0 $， $ Z_{3}=1 $， $ Y_{2}^{\prime}Y_{1}^{\prime}Y_{0}^{\prime}=100 $。同时片(1)的 $ Y_{S}^{\prime}=1 $，将片(2)封锁，使它的输出 $ Y_{2}^{\prime}Y_{1}^{\prime}Y_{0}^{\prime}=111 $。于是在最后的输出端得到 $ Z_{3}Z_{2}Z_{1}Z_{0}=1011 $。如果 $ A_{15}^{\prime}\sim A_{8}^{\prime} $中同时有几个输入端为低电平，则只对其中优先权最高

的一个信号编码。

当 $ A_{15}' \sim A_{8}' $ 全部为高电平（没有编码输入信号）时，片（1）的 $ Y_{S}' = 0 $，故片（2）的 $ S' = 0 $，处于编码工作状态，对 $ A_{7}' \sim A_{0}' $ 输入的低电平信号中优先权最高的一个进行编码。例如 $ A_{5}' = 0 $，则片（2）的 $ Y_{2}'Y_{1}'Y_{0}' = 010 $。而此时片（1）的 $ Y_{EX}' = 1 $， $ Z_{3} = 0 $。片（1）的 $ Y_{2}'Y_{1}'Y_{0}' = 111 $。于是在输出得到了 $ Z_{3}Z_{2}Z_{1}Z_{0} = 0101 $。

【例 4.5.2】试用 3 线-8 线译码器 74HC138 组成 4 线-16 线译码器，将输入的 4 位二进制代码 $ D_{3}D_{2}D_{1}D_{0} $ 译成 16 个独立的低电平信号 $ Z_{0}^{\prime} \sim Z_{15}^{\prime} $。

解：由图4.5.2可见，74HC138仅有3个地址输入端 $ A_{2} $、 $ A_{1} $、 $ A_{0} $。如果想对4位二进制代码译码，只能利用一个附加控制端 $ (S_{1},S_{2}^{\prime},S_{3}^{\prime} $当中的一个）作为第四个地址输入端。

取第(1)片74HC138的 $ S_{2}^{\prime} $和 $ S_{3}^{\prime} $作为它的第四个地址输入端（同时令 $ S_{1}=1 $，取第(2)片的 $ S_{1} $作为它的第四个地址输入端（同时令 $ S_{2}^{\prime}=S_{3}^{\prime}=0 $），取两片的 $ A_{2}=D_{2},A_{1}=D_{1},A_{0}=D_{0} $，并将第(1)片的 $ S_{2}^{\prime} $和 $ S_{3}^{\prime} $接 $ D_{3} $，将第(2)片的 $ S_{1} $接 $ D_{3} $，如图4.5.2所示，于是得到两片74HC138的输出分别为

$$ \begin{aligned}&\left\{\begin{aligned}\boldsymbol{Z}_{0}^{\prime}=(\boldsymbol{D}_{3}^{\prime}\boldsymbol{D}_{2}^{\prime}\boldsymbol{D}_{1}^{\prime}\boldsymbol{D}_{0}^{\prime})^{\prime}\\\boldsymbol{Z}_{1}^{\prime}=(\boldsymbol{D}_{3}^{\prime}\boldsymbol{D}_{2}^{\prime}\boldsymbol{D}_{1}^{\prime}\boldsymbol{D}_{0})^{\prime}\\\vdots\\\boldsymbol{Z}_{7}^{\prime}=(\boldsymbol{D}_{3}^{\prime}\boldsymbol{D}_{2}\boldsymbol{D}_{1}\boldsymbol{D}_{0})^{\prime}\end{aligned}\right.\\&\left\{\begin{aligned}\boldsymbol{Z}_{8}^{\prime}=(\boldsymbol{D}_{3}\boldsymbol{D}_{2}^{\prime}\boldsymbol{D}_{1}^{\prime}\boldsymbol{D}_{0}^{\prime})^{\prime}\\\boldsymbol{Z}_{9}^{\prime}=(\boldsymbol{D}_{3}\boldsymbol{D}_{2}^{\prime}\boldsymbol{D}_{1}^{\prime}\boldsymbol{D}_{0})^{\prime}\\\vdots\\\boldsymbol{Z}_{15}^{\prime}=(\boldsymbol{D}_{3}\boldsymbol{D}_{2}\boldsymbol{D}_{1}\boldsymbol{D}_{0})^{\prime}\end{aligned}\right.\end{aligned} $$

式(4.5.1)表明，当 $ D_{3}=0 $时第(1)片74HC138工作而第(2)片74HC138禁止，将 $ D_{3}D_{2}D_{1}D_{0} $的0000~0111这8个代码译成 $ Z_{0}^{\prime}\sim Z_{7}^{\prime}8 $个低电平信号。而式(4.5.2)表明，当 $ D_{3}=1 $时，第(2)

片74HC138工作，第(1)片74HC138禁止，将 $ D_{3}D_{2}D_{1}D_{0} $的1000~1111这8个代码译成 $ Z'_{8}\sim Z'_{15} $个低电平信号。这样就用两个3线-8线译码器扩展成一个4线-16线的译码器了。

同理，也可以用两个带控制端的4线-16线译码器接成一个5线-32线译码器。

【例 4.5.3】试用两片 74HC85 组成一个 8 位数值比较器。

解：根据多位数比较的规则，在高位相等时取决于低位的比较结果。因此只要将两个数的高4位 $ C_{7}C_{6}C_{5}C_{4} $和 $ D_{7}D_{6}D_{5}D_{4} $接到第(2)片74HC85上，而将低4位 $ C_{3}C_{2}C_{1}C_{0} $和 $ D_{3}D_{2}D_{1}D_{0} $接到第(1)片74HC85上，同时把第(1)片的 $ Y_{(A>B)} $、 $ Y_{(AB)} $、 $ I_{(A

因为第(1)片74HC85没有来自低位的比较信号输入，所以将它的 $ I_{(A>B)} $和 $ I_{(A

目前生产的数值比较器产品中，也有采用其他电路结构形式的。因为电路结构不同，扩展输入端的用法也不完全一样，使用时应注意加以区别。

除了功能扩展，也可以用数据选择器和译码器等作为设计组合逻辑电路的通用模块完成电路设计和实现。使用中规模集成的常用组合逻辑电路模块设计电路时，需要将函数式变换为适当的形式，以便能使用最少的器件和最简单的连线接成所要求的逻辑电路。

4.4.2 节详细介绍了二进制译码器的电路结构和工作原理。由图4.4.7所示的3线-8线译码器中可以看到，当控制端S=1时，若将 $ A_{2} $、 $ A_{1} $、 $ A_{0} $作为3个输入逻辑变量，则8个输出端给出的就是这3个输入变量的全部最小项 $ m_{0}^{\prime}\sim m_{7}^{\prime} $。利用附加的门电路将这些最小项适当地组合起来，便可产生任何形式的三变量组合逻辑函数。

同理，由于 n 位二进制译码器的输出给出了 n 变量的全部最小项，因而用 n 变量二进制译码器和或门（当译码器的输出为原函数 $ m_{0} \sim m_{2^{n-1}} $ 时）或者与非门（当译码器的输出为反函数 $ m_{0}' \sim m_{2^{n-1}} $ 时）定能获得任何形式输入变量数不大于 n 的组合逻辑函数。

由4.4.3节可知，具有两位地址输入 $ A_{1} $、 $ A_{0} $的4选1数据选择器输出与输入间的逻辑关系可以写成

$$ Y=D_{0}(A^{\prime}_{1}A^{\prime}_{0})+D_{1}(A^{\prime}_{1}A_{0})+D_{2}(A_{1}A^{\prime}_{0})+D_{3}(A_{1}A_{0}) $$

若将 $ A_{1}, A_{0} $ 作为两个输入变量，同时令 $ D_{0} \sim D_{3} $ 为第三个输入变量的适当状态（包括原变量、反变量、0 和 1），就可以在数据选择器的输出端产生任何形式的三变量组合逻辑函数。同理，用具有 n 位地址输入的数据选择器，可以产生任何形式输入变量数不大于 $ n+1 $ 的组合逻辑函数。

【例4.5.4】试用4选1数据选择器实现例4.3.1的交通信号灯监视电路。

解：已知例4.3.1要求产生的逻辑函数为式（4.3.1），即

$$ Z=R^{\prime}A^{\prime}G^{\prime}+R^{\prime}AG+RA^{\prime}G+RAG^{\prime}+RAG $$

将上式稍加变换即可化成与式(4.4.12)在 S=1 时完全对应的形式

$$ Z=R^{\prime}\left(A^{\prime}G^{\prime}\right)+R\left(A^{\prime}G\right)+R\left(AG^{\prime}\right)+1\cdot\left(AG\right) $$

将式(4.5.3)与式(4.5.4)对照一下便知，只要令数据选择器的输入为

$$ \left\{\begin{aligned}A_{1}&=A\\ A_{0}&=G\end{aligned}\right.\quad\left\{\begin{aligned}D_{0}&=R^{\prime}\\ D_{1}&=D_{2}=R\\ D_{3}&=1\end{aligned}\right. $$

如图4.5.4所示，则数据选择器的输出就是式(4.5.4)所要求的逻辑函数Z。

【例4.5.5】试用8选1数据选择器产生三变量逻辑函数

$$ \begin{aligned}Z=A^{\prime}B^{\prime}C^{\prime}+AC+A^{\prime}BC\end{aligned} $$

解：8选1数据选择器有3位地址输入(n=3)，能产生任何形式的四变量以下的逻辑函数，故定可生成式(4.5.5)的三变量逻辑函数。

图4.5.5中点划线框内部分是8选1数据选择器74HC151的逻辑图，在控制端输入 $ S'=0 $ (S=1)的情况下，输出的逻辑式为

$$ \left\{\begin{aligned}Y=&D_{0}\big(A_{2}^{\prime}A_{1}^{\prime}A_{0}^{\prime}\big)+D_{1}\big(A_{2}^{\prime}A_{1}^{\prime}A_{0}\big)+D_{2}\big(A_{2}^{\prime}A_{1}A_{0}^{\prime}\big)+D_{3}\big(A_{2}^{\prime}A_{1}A_{0}\big)+\\ &D_{4}\big(A_{2}A_{1}^{\prime}A_{0}^{\prime}\big)+D_{5}\big(A_{2}A_{1}^{\prime}A_{0}\big)+D_{6}\big(A_{2}A_{1}A_{0}^{\prime}\big)+D_{7}\big(A_{2}A_{1}A_{0}\big)\\ W=&Y^{\prime}\end{aligned}\right. $$

将式(4.5.5)化成与式(4.5.6)中Y对应的形式得到

$$ \begin{aligned}\boldsymbol{Z}=&\boldsymbol{A}^{\prime}\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}+\boldsymbol{A}\boldsymbol{C}+\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}\\=&\mathbf{1}\cdot\left(\boldsymbol{A}^{\prime}\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}\right)+\mathbf{0}\cdot\left(\boldsymbol{A}^{\prime}\boldsymbol{B}^{\prime}\boldsymbol{C}\right)+\mathbf{0}\cdot\left(\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}^{\prime}\right)+\mathbf{1}\cdot\left(\boldsymbol{A}^{\prime}\boldsymbol{B}\boldsymbol{C}\right)+\\&\mathbf{0}\cdot\left(\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}\right)+\mathbf{1}\cdot\left(\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}\right)+\mathbf{0}\cdot\left(\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}^{\prime}\right)+\mathbf{1}\cdot\left(\boldsymbol{A}\boldsymbol{B}\boldsymbol{C}\right)\end{aligned} $$

将以上两式对照一下可知，只要令数据选择器的输入为

$$ \left\{\begin{aligned}\boldsymbol{A}_{2}&=\boldsymbol{A}\\ \boldsymbol{A}_{1}&=\boldsymbol{B},\\ \boldsymbol{A}_{0}&=\boldsymbol{C}\end{aligned}\right.\quad\left\{\begin{aligned}\boldsymbol{D}_{0}&=\boldsymbol{D}_{3}=\boldsymbol{D}_{5}=\boldsymbol{D}_{7}=\mathbf{1}\\ \boldsymbol{D}_{1}&=\boldsymbol{D}_{2}=\boldsymbol{D}_{4}=\boldsymbol{D}_{6}=\mathbf{0}\end{aligned}\right. $$

则数据选择器的输出 Y 就是所需要的逻辑函数 Z。电路的接法如图 4.5.5 所示。

上述例子都是采用“自底向上”的设计方法，在已有的中规模集成电路的基础上来完成设计和实现。在采用“自顶向下”的设计方法时，首先也是要对整个设计任务进行分块划分，然后再分别对每个模块进行设计实现。在选用大规模集成电路器件进行设计时，通常都采用“自顶向下”的设计方法。其中包括底层的设计都是利用EDA工具来辅助完成的。

复习思考题

R4.5.1 如果用同样的一个4选1数据选择器产生同样的一个三变量逻辑函数，电路接法是否是唯一的？

4.6 可编程逻辑器件

从逻辑功能的特点上将数字集成电路分类，可以分为通用型和专用型两类。前面介绍到的中、小规模数字集成电路（如74系列及其改进系列、CC4000系列、74HC系列等）都属于通用型数字集成电路。它们的逻辑功能都比较简单，而且是固定不变的。由于它们的这些逻辑功能在组成复杂数字系统时经常要用到，所以这些器件有很强的通用性。

从理论上讲，用这些通用型的中、小规模集成电路可以组成任何复杂的数字系统。随着集成电路集成度越来越大，如果能把所设计的数字系统做成一片大规模集成电路，则不仅能减小电路的体积、重量、功耗，而且会使电路的可靠性大为提高。这种为某种专门用途而设计的集成电路称为专用集成电路，即所谓的 ASIC（Application Specific Integrated Circuit 的缩写）。然而，在用量不大的情况下，设计和制造这样的专用集成电路不仅成本很高，而且设计、制造的周期也太长。这是一个很大的矛盾。

可编程逻辑器件（Programmable Logic Device，简称 PLD）的研制成功解决了这个矛盾。可编程逻辑器件 PLD 是作为一种通用器件生产，但它的逻辑功能由用户通过对器件编程来设定的。而且，有些 PLD 的集成度很高，足以满足设计一般数字系统的需要。这样就可以由设计人员自行编程而将一个数字系统“集成”在一片 PLD 上，作成“片上系统”（System on Chip，简称 SoC），而不必去请芯片制造厂商设计和制作专用集成电路芯片了。

自20世纪80年代以来PLD的发展非常迅速，本节将以一种典型的PLD为例，介绍可编程器件的基本工作原理。

为便于画图，在描述可编程器件的内部结构时采用了图4.6.1中所示的逻辑图形符号，这也是目前国际、国内通行的画法。其中图(a)表示多输入端与门，图(b)是与门输出恒等于0时的简化画法，图(c)是多输入端或门，图(d)是互补输出的缓冲器，图(e)是三态输出缓冲器。

我们已经知道，任何一个逻辑函数式都可以变换成与-或表达式，因而任何一个逻辑函数都能用一级与逻辑电路和一级或逻辑电路来实现。PLD 的最初的研制思想就是源于此。最早使用的 PLD 是现场可编程逻辑阵列（Programmable Logic Array，简称为 PLA）。它出现于 20 世纪 70 年代的后期。

可编程逻辑阵列 PLA 由可编程的与逻辑阵列和可编程的或逻辑阵列以及输出缓冲器组成，如图 4.6.2 所示。图中的与逻辑阵列最多可以产生 8 个可编程的乘积项，或逻辑阵列最多能产生 4 个组合逻辑函数。如果编程后的电路连接情况如图中所表示的那样，则当 $ OE' = 0 $ 时可得到

$$ Y_{3}=ABCD+A^{\prime}B^{\prime}C^{\prime}D^{\prime} $$

$$ Y_{2}=AC+BD $$

$$ Y_{!}=A\textcircled{+}B $$

$$ Y_{_{0}}=C\odot D $$

从图4.6.2可以看到，PLA的基本结构提供了一定规模的与阵列和或阵列，生产时并未定义逻辑功能，只是为实现一定规模的逻辑运算提供了资源和可能。用户根据设计需要对与阵列和或阵列进行编程设定，从而得到某种特定的逻辑功能。PLA是PLD中电路结构最简单的一种，其他类型的可编程逻辑器件将在附录1中介绍。

复习思考题

R4.6.1 可编程逻辑器件和标准化的通用集成电路以及 ASIC 有何不同？

4.7 硬件描述语言

随着集成度的提高，可编程逻辑器件（PLD）及专用集成电路（ASIC）的出现，数字电路的设计手段也发生了变化，由传统的手工设计方式，逐渐转变为以计算机辅助设计为主要手段的“电子设计自动化”，即通常所说的“EDA”。

硬件描述语言（HDL）就是设计人员利用EDA工具描述电子电路的一种方法。利用硬件描述语言并借助EDA工具，可以完成从系统、算法、协议的抽象层次对电路进行建模、电路的仿真、性能分析直到IC版图或PCB版图生成的全部设计工作。

针对数字电子电路，硬件描述语言可以在不同的层次对结构、功能和行为进行描述。常见的硬件描述语言包括 Verilog、VHDL 等。硬件描述语言发展至今已有近 30 年的历史，已经成功地应用于电子电路设计和分析的各个阶段：建模、仿真、验证和综合等。自 20 世纪 80 年代以来，出现了由各个公司自行开发和使用的多种硬件描述语言，这些语言各自面向特定的设计领域和层次。但众多的语言使用户无所适从，也降低了电路设计的可移植性和通用性。因此，需要一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。VHDL 和 Verilog HDL 语言适应了这种趋势的要求，先后被确定为 IEEE 标准。下面简单介绍一下 Verilog HDL 以及用来对组合逻辑电路进行描述的方法。

1983 年 Gateway Design Automation 公司在 C 语言的基础上，为其仿真器产品 Verilog-XL 开发了一种专用硬件描述语言——Verilog HDL。随着 Verilog-XL 成功和广泛的使用，Verilog HDL 为众多数字电路设计者所接受。1989 年，Cadence 公司收购了 GDA 公司。1990 年，Cadence 公司成立了 OVI（Open Verilog International）组织，以促进 Verilog HDL 语言的推广和发展。IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 标准——Verilog HDL 1364—1995；2001 年又发布了 Verilog HDL 1364—2001 标准，并在其中加入了 Verilog HDL-A 标准，使 Verilog 有了描述模拟电路的

能力。

Verilog HDL 从 C 语言中继承了多种操作符和结构，源文本文件由空白符号分隔的词法符号流组成。词法符号的类型有空白符、注释、操作符、数字、字符串、标识符和关键字等，从形式上看和 C 语言有许多相似之处。

一、 基本程序结构

和其他高级语言一样，Verilog HDL 语言采用模块化的结构，以模块集合的形式来描述数字电路系统。模块（module）是 Verilog HDL 语言中描述电路的基本单元。模块对应硬件上的逻辑实体，描述这个实体的功能或结构，以及它与其他模块的接口。它所描述的可以是简单的逻辑门，也可以是功能复杂的系统。模块的基本语法结构如下：

module<模块名>（<端口列表>）

<定义>

<模块条目>

endmodule

根据<定义>和<模块条目>的描述方法不同，可将模块分成行为描述模块、结构描述模块或者是二者的组合。行为描述模块通过编程语言定义模块的状态和功能。结构描述模块将电路表达为互相连接的子模块，各个子模块必须是Verilog HDL支持的基元或已定义过的模块。

二、 模块的两种描述方式

1. 行为描述方式

行为描述方式和其他软件编程语言的描述方式类似，通过行为语句来描述电路要实现的功能，表示输入与输出间转换的行为，不涉及具体结构，是一种行为建模的描述方式。

以图4.7.1所示的2选1数据选择器为例，若用Verilog HDL对它作行为描述，则可写成下面的程序模块。

module mux_2_to_l(a, b, out, outbar, sel);

//这是一个2选1数据选择器，名为mux_2_to_1

input a, b, sel; //定义该模块的输入端口为a，b和sel

output out, outbar; //定义该模块的输出端口为out 和outbar

assign out = sel ? a : b; //如果sel=1，将a赋值给out

//如果sel=0，将b赋值给out

assign outbar = -out; //将out取反后赋值给outbar

endmodule //模块描述结束

2. 结构描述方式

结构描述方式是将硬件电路描述成一个分级子模块相互连的结构。通过对组成电路的各个子模块间相互连接关系的描述来说明电路的组成。各个模块还可以对其他模块进行调用，也就是模块的实例化。其中调用模块成为层次结构中的上级模块，被调用模块成为下级模块。从结

构上而言，任何硬件电路都是由一级级不同层次的若干单元组成，因此结构描述方式很适合对电路的层次化结构描述。在结构描述中，门和 MOS 开关是电路最低层的结构。在 Verilog HDL 中有 26 个内置的基本单元，又称基元，见表 4.7.1。

仍以2选1数据选择器为例，若给出它的门级电路原理图4.7.2，采用结构描述方式可以写成下面的程序模块。

module muxgate (a, b, out, outbar, sel);

// 这是一个2选1数据选择器，名为muxgate input a, b, sel; // 定义输入端口为a, b和sel

output out, outbar; // 定义输出端口为out 和outbar

wire out1, out2, selb; // 定义内部的三个连接点out1, out2, selb

and a1 (out1, a, sel); // 调用一个与门a1

not i1 (selb, sel); // 调用一个反相器i1

and a2 (out2, b, selb); // 调用一个与门a2

or o1 (out, out1, out2); // 调用一个或门o1

assign outbar = ~out;

endmodule

三、 描述组合逻辑电路的实例

在这一节里，我们通过两个简单的例子来说明用 Verilog HDL 描述组合逻辑电路的示例。

【例4.7.1】用 Verilog HDL 的结构描述方式对图4.7.3的4位加法器进行描述。

在第一个例子中，用硬件描述语言来描述4.4.4节中用串行进位方式构成的4位全加器。4位全加器的逻辑图如图4.7.3所示。

//对4位串行进位加法器的顶层结构的描述

module Four_bit_fulladd(A, B, CI, S, CO); //4位全加器模块名称和端口名

parameter size=4; //定义参数

input [size:1] A, B;

output [size:1] S;

input CI;

output CO;

wire [1:size-1] Ctemp //定义模块内部的连接线

onebit_fulladd //调用1位全加器

add1(A[1], B[1], CI, S[1], Ctemp[1]), //实例化，调用1位全加器

add2(A[2], B[2], Ctemp[1], S[2], Ctemp[2]), //实例化，调用1位全加器

add3(A[3], B[3], Ctemp[2], S[3], Ctemp[3]), //实例化，调用1位全加器

add4(A[4], B[4], Ctemp[3], S[4], CO); //实例化4

endmodule //结束

上面的程序仅对图4.7.3电路进行了顶层描述，在程序中调用1位全加器onebit_fulladd。如图中的1位全加器采用图4.7.4的电路结构，则可以用下面的程序模块进行描述。

// 对 1 位全加器的内部结构的描述

module onebit_fulladd(A, B, CI, Sum, Cout); //1 位全加器模块名称和端口名

input A, B, CI;

output Sum, Cout;

wire Sum_temp, C_1, C_2, C_3; //定义模块内部的连接线

XOR1(Sum_temp, A, B),

XOR2(Sum, Sum_temp, CI); //两次调用异或门实现 Sum=A $ \oplus $B $ \oplus $CI

and //调用3个与门 AND1, AND2, AND3

AND3(C_3, A, B),

AND2(C_2, B, CI);

AND1(C_1, A, CI),

OR1(Cout, C_1, C_2, C_3);

//调用或门实现 Cout=AB+A(CI)+B(CI)

endmodule //结束

例4.7.1采用了结构描述方式，也可以发挥硬件描述语言的优势，采用功能描述方式，见例4.7.2。

【例4.7.2】用 Verilog HDL 的行为描述方式对 4 位加法器进行描述。

module Four_bit_fulladd(A, B, CI, S, CO); //4 位全加器模块名称和端口名

parameter size=4; //定义参数

input [size:1] A, B; //定义加数和被加数的位数为4

output [size:1] S; //定义和的位数为4

input CI;

output CO;

assign |CO, S| = A + B + CI //加运算后的结果为5位

endmodule //结束

复习思考题

R4.7.1 Verilog HDL 中的行为描述方式和结构描述方式有什么不同？

4.8 用可编程通用模块设计组合逻辑电路

随着 PLD 集成度的不断提高，PLD 的编程也日益复杂，设计的工作量也越来越大。在这种

情况下，PLD 的编程工作必须在开发系统的支持下才能完成。为此，一些 PLD 的生产厂商和软件公司相继研制成了各种功能完善、高效率的 PLD 开发工具，成为 EDA (Electronic Design Automation) 工具中的一类主要分支。

PLD 开发工具包括软件和硬件两部分。

软件是指 PLD 专用的编程语言和相应的汇编程序或编译程序。

早期使用的多为一些汇编型软件。这类软件要求以化简后的与或逻辑式输入，不具备自动化简功能，而且对不同类型 PLD 的兼容性较差。例如，由 MMI 公司研制的 PALASM 以及随后出现的 FM (Fast-Map) 等就属于这一类。

进入20世纪80年代以后，功能更强、效率更高、兼容性更好的编译型开发系统软件很快地得到了推广应用。其中比较流行的有Data I/O公司研制的ABEL和Logical Device公司的CUPL。这类软件输入的源程序采用专用的高级编程语言——硬件描述语言HDL编写，有自动化简和优化设计功能。除了能自动完成设计以外，还有电路模拟和自动测试等附加功能。

20世纪80年代后期又出现了功能更强的开发系统软件。这种软件不仅可以用高级编程语言输入，而且可以用电路原理图输入。这对于想把已有的电路（例如用中、小规模集成器件组成的一个数字系统）写入PLD的人来说，提供了最便捷的设计手段。例如，Data I/O公司的Synario就属于这样的软件。

20世纪90年代以来，PLD开发系统软件开始向集成化方向发展。为了给用户提供更加方便的设计手段，一些生产PLD产品的主要公司都推出了自己的集成化开发系统软件（软件包）。这些集成化开发系统软件通过一个设计程序管理软件将一些已经广为应用的优秀PLD开发软件集成为一个大的软件系统，在设计时技术人员可以灵活地调用这些资源完成设计工作。属于这种集成化的软件系统有Altera公司的QuatursⅡ、Lattice公司的Lattice Diamond、Xilinx公司的ISE Design Suite等。

所有这些 PLD 开发系统软件都可以在 PC 机或工作站上运行。虽然它们对计算机内存容量的要求不同，但都没有超过目前 PC 机一般的内存容量。

开发系统的硬件部分包括计算机和编程器。编程器是对 PLD 进行写入和擦除操作的专用装置，能提供写入或擦除操作所需要的电源电压和控制信号，并通过串行接口从计算机接收编程数据，最终写进 PLD 中。早期生产的编程器往往只适用于一种或少数几种类型的 PLD 产品，而目前生产的编程器都有较强的通用性。

PLD 的编程工作大体上可按如下步骤进行。

第一步，进行逻辑抽象。首先要把需要实现的逻辑功能表示为逻辑函数的形式——逻辑方程、真值表、状态转换表（图）。

第二步，选定 PLD 的类型和型号。选择时应考虑到是否需要擦除改写；是否要求能在系统编程；是组合逻辑电路还是时序逻辑电路；电路的规模和特点（有多少输入端和输出端，多少个触发器，与或函数中乘积项的最大数目，是否要求对输出进行三态控制等）；对工作速度、功耗的要求；是否需要加密等。

第三步，选定开发系统。选用的开发系统必须能支持选定器件的开发工作。与PLD器件相比，开发系统的价格要昂贵得多。因此，应该充分利用现有的开发系统，在系统所能支持的PLD

种类和型号中选择适用的器件。

第四步，以开发系统软件能接受的逻辑功能描述方式（例如逻辑图、硬件描述语言、波形图等）编写计算机输入文件。

第五步，上机运行。将源程序输入计算机，运行相应的编译程序或汇编程序，产生 JEDEC 下载文件和其他程序说明文件。进行仿真分析，检查设计结果是否符合要求，并做必要的修改。

所谓 JEDEC 文件是一种由电子器件工程联合会制定的记录 PLD 编程数据的标准文件格式。一般的编程器都要求以这种文件格式输入编程数据。

第六步，下载。所谓下载，就是将 JEDEC 文件由计算机送给编程器，再由编程器将编程数据写入 PLD 中。

第七步，测试。将写好数据的 PLD 从编程器上取下，用实验方法测试它的逻辑功能，检查它是否达到了设计要求。

为方便用户使用，又将编程器中的控制电路与原来 PLD 的电路集成于一体，开发出了在系统可编程（In System Programmable，简称 ISP）的可编程逻辑器件，简称 ispPLD。在使用 ispPLD 进行设计时，不再需要使用编程器，只要从它的通信接口直接将计算机生成的编程数据写入其中就行了。

下面就举例说明如何用硬件描述语言设计一个较复杂的组合逻辑电路。

【例4.8.1】图4.8.1是某化工厂的化学液体罐。在罐体上安装了9个液位检测传感器，每隔1m间隔安装1个。该种液位检测传感器的工作原理是：液面高于传感器时，传感器输出逻辑高电平1；当液位低于传感器时，传感器输出逻辑低电平0。请按照如下要求分别设计监测电路模块和报警接口电路模块，以便随时监测液面高度并完成液位超高报警：

当监测电路检测到液面高度后，实时地将高度显示在一位共阴极的七段显示数码管上（1~9 m）；当液面高度超出最高检测传感器的位置9 m后，点亮发光二极管D报警。

解：整个设计可以分两层设计，顶层为两个模块，编码模块和译码模块。

编码模块完成9个液位感器信号S1~S9的4位二进制的编码 $ F_{3}F_{2}F_{1}F_{0} $；译码模块将优先编码器的输出 $ F_{3}F_{2}F_{1}F_{0} $作为输入，输出7段显示码 $ Y_{a}Y_{b}Y_{c}Y_{d}Y_{e}Y_{f}Y_{g} $。

//顶层设计

// 模块一：编码模块

module code_9to4(F,S); // 定义编码模块的名字和接口

output [3:0] F;

input [9:1] S;

reg [3:0] F;

always@ (S) // 优先编码的真值表

case (S)

9'b000000001; F=4'b0001; // 液面超过 S1,编码 1(0001)

9'b000000011; F=4'b0010; // 液面超过 S2,编码 2(0010)

9'b000000111; F=4'b0011; // 液面超过 S3,编码 3(0011)

9'b000001111; F=4'b0100; // 液面超过 S4,编码 4(0100)

9'b000011111; F=4'b0101; // 液面超过 S5,编码 5(0101)

9'b000111111; F=4'b0110; // 液面超过 S6,编码 6(0110)

9'b001111111; F=4'b0111; // 液面超过 S7,编码 7(0111)

9'b011111111; F=4'b1000; // 液面超过 S8,编码 8(1000)

9'b111111111; F=4'b1001; // 液面超过 S9,编码 9(1001)

default : F=4'bx;

endcase

endmodule

// 模块二：7 段显示译码模块

module bin27seg(data, y);

input [3:0] data;

output [6:0] y;

reg [6:0] y;

always @ (data)

begin

y = 7'b0000000;

case (data)

4'b0000: y = 7'b0111111; // 显示 0

4'b0001: y = 7'b0000110; // 显示 1

4'b0010: y = 7'b1011011; // 显示 2

4'b0011: y = 7'b1001111; // 显示 3

4'b0100: y = 7'b1100110; // 显示 4

4'b0101: y = 7'b1101101; //显示5

4'b0110: y = 7'b1111100; //显示6

4'b0111: y = 7'b0000111; //显示7

4'b1000: y = 7'b1111111; //显示8

4'b1001: y = 7'b1100111; //显示9

default: y = 7'b0000000; //熄灭

endcase

endmodule

完成设计描述后，借助EDA工具进行功能仿真和时序仿真进行设计验证，验证完毕后进行电路综合和下载。

4.9 组合逻辑电路中的竞争-冒险

4.9.1 竞争-冒险现象及其成因

在前面的章节里我们系统地讲述了组合逻辑电路的分析方法和设计方法。这些分析和设计都是在输入、输出处于稳定的逻辑电平下进行的。为了保证系统工作的可靠性，有必要再观察一下当输入信号逻辑电平发生变化的瞬间电路的工作情况。

首先让我们看两个最简单的例子。在图4.9.1(a)所示的与门电路中，稳态下无论A=1、B=0还是A=0、B=1，输出皆为Y=0。但是在输入信号A从1跳变为0时，如果B从0跳变为1，而且B首先上升到 $ V_{IL(max)} $以上，这样在极短的时间 $ \Delta t $内将出现A、B同时高于 $ V_{IL(max)} $的状态，于是便在门电路的输出端产生了极窄的Y=1的尖峰脉冲，或称为电压毛刺，如图中所示（在画波形时考虑了门电路的传输延迟时间）。显然，这个尖峰脉冲不符合门电路稳态下的逻辑功能，因而它是系统内部的一种噪声。

同样，在图4.9.1(b)所示的或门电路中，稳态下无论A=0、B=1还是A=1、B=0，输出都应该是Y=1。但如果A从1变成0的时刻和B从0变成1的时刻略有差异，而且在A下降到 $ V_{\mathrm{IH(min)}} $时B尚未上升到 $ V_{\mathrm{IH(min)}} $，则在暂短的 $ \Delta t $时间内将出现A、B同时低于 $ V_{\mathrm{IH(min)}} $的状态，使输出端产生极窄的Y=0的尖峰脉冲。这个尖峰脉冲同样也是违背稳态下逻辑关系的噪声。

我们将门电路两个输入信号同时向相反的逻辑电平跳变（一个从1变为0，另一个从0变为1）的现象称为竞争。

应当指出，有竞争现象时不一定都会产生尖峰脉冲。例如，在图4.9.1（a）所示的与门电路中，如果在B上升到 $ V_{IL(max)} $之前A已经降到了 $ V_{IL(max)} $以下（如图中虚线所示），这时输出端不会产生尖峰脉冲。同理，在图4.9.1（b）所示的或门电路中，若A下降到 $ V_{IH(min)} $以前B已经上升到 $ V_{IH(min)} $以上（如图中虚线所示），输出端也不会有尖峰脉冲产生。

如果图4.9.1所示的与门和或门是复杂数字系统中的两个门电路，而且A、B又是经过不同的传输途径到达的，那么在设计时往往难于准确知道A、B到达次序的先后，以及它们在上升时间和下降时间上的细微差异。因此，我们只能说只要存在竞争现象，输出就有可能出现违背稳态下逻辑关系的尖峰脉冲。

由于竞争而在电路输出端可能产生尖峰脉冲的现象就称为竞争-冒险。

图4.9.2 是一个2线-4线译码器的电路和它的电压波形图。由图上可以看到，在A、B的稳定状态下输出 $ Y_{0} $ 和 $ Y_{3} $ 都应为0状态。然而由于门 $ G_{4} $ 和 $ G_{5} $ 的传输延迟时间不同，在AB从10跳变为01的过程中， $ Y_{0} $ 端有尖峰脉冲产生。此外，由于A、B在变化过程中到达 $ V_{IL(\max)} $ 的时刻不同， $ Y_{3} $ 端也有尖峰脉冲出现。

倘若译码器的负载是一个对尖峰脉冲敏感的电路（例如下一章将要讲到的触发器），那么这种尖峰脉冲将可能使负载电路发生误动作。对此应在设计时采取措施加以避免。

4.9.2 检查竞争-冒险现象的方法

在输入变量每次只有一个改变状态的简单情况下，可以通过逻辑函数式判断组合逻辑电路中是否有竞争-冒险现象存在。

如果输出端门电路的两个输入信号 A 和 $ A' $ 是输入变量 A 经过两个不同的传输途径而来的（如图 4.9.3 所示），那么当输入变量 A 的状态发生突变时输出端便有可能产生尖峰脉冲。因此，只要输出端的逻辑函数在一定条件下能简化成

$$ \begin{aligned}Y=A+A^{\prime}\quad& 或 \quad Y=AA^{\prime}\end{aligned} $$

则可判定存在竞争-冒险现象。

如果图4.9.3所示电路的输出端是或非门、与非门，同样也存在竞争-冒险现象。这时的输出应能写成 $ Y=(A+A') $ 或者 $ Y=(AA') $ 的形式。

【例 4.9.1】试判断图 4.9.4 中的两个电路中是否存在竞争-冒险现象。已知任何瞬间输入变量只可能有一个改变状态。

解：图4.9.4(a)电路输出的逻辑函数式可写为

$$ Y=\boldsymbol{A}\boldsymbol{B}+\boldsymbol{A}^{\prime}\boldsymbol{C} $$

当 B = C = 1 时，上式将成为

$$ Y=A+A^{\prime} $$

故图4.9.4(a)电路中存在竞争-冒险现象。

图4.9.4(b)电路的输出为

$$ \boldsymbol{Y}=\left(\boldsymbol{A}+\boldsymbol{B}\right)\left(\boldsymbol{B}^{\prime}+\boldsymbol{C}\right) $$

在 A = C = 0 的条件下，上式简化为

$$ Y=BB^{\prime} $$

故图4.9.4（b）电路中也存在竞争-冒险现象。

这种方法虽然简单，但局限性太大，因为多数情况下输入变量都有两个以上同时改变状态的可能性。如果输入变量的数目又很多，就更难于从逻辑函数式上简单地找出所有产生竞争-冒险现象的情况了。

将计算机辅助分析的手段用于分析数字电路以后，为我们从原理上检查复杂数字电路的竞争-冒险现象提供了有效的手段。通过在计算机上运行数字电路的模拟程序，能够迅速查出电路是否会存在竞争-冒险现象。目前已有这类成熟的程序可供选用。

另一种方法是用实验来检查电路的输出端是否有因为竞争-冒险现象而产生的尖峰脉冲。这时加到输入端的信号波形应该包含输入变量的所有可能发生的状态变化。

即使是用计算机辅助分析手段检查过的电路，往往也还需要经过实验的方法检验，方能最后确定电路是否存在竞争-冒险现象。因为在用计算机软件模拟数字电路时，只能采用标准化的典型参数，有时还要做一些近似，所以得到的模拟结果有时和实际电路的工作状态会有出入。因此可以认为，只有实验检查的结果才是最终的结论。

4.9.3 消除竞争-冒险现象的方法

一、 接入滤波电容

由于竞争-冒险而产生的尖峰脉冲一般都很窄（多在几十纳秒以内），所以只要在输出端并接一个很小的滤波电容 $ C_{f} $（如图4.9.5（a）所示），就足以把尖峰脉冲的幅度削弱至门电路的阈值电压以下。在TTL电路中， $ C_{f} $ 的数值通常在几十至几百皮法的范围内。对于输出电阻较高的CMOS电路， $ C_{f} $ 的数值可以选得更小一些。

这种方法的优点是简单易行，而缺点是增加了输出电压波形的上升时间和下降时间，使波形变坏。

二、 引入选通脉冲

第二种常用的方法是在电路中引入一个选通脉冲 p，如图 4.9.5(a) 所示。因为 p 的高电平出现在电路到达稳定状态以后，所以 $ G_{0} \sim G_{3} $ 每个门的输出端都不会出现尖峰脉冲。但需注意，这时 $ G_{0} \sim G_{3} $ 正常的输出信号也将变成脉冲信号，而且它们的宽度与选通脉冲相同。例如，当输入信号 AB 变成 11 以后， $ Y_{3} $ 并不马上变成高电平，而要等到 p 端的正脉冲出现时才给出一个正脉冲。

三、 修改逻辑设计

以图4.9.4(a)所示电路为例，我们已经得到了它输出的逻辑函数式为 $ Y=AB+A'C $，而且知道在 B=C=1 的条件下，当 A 改变状态时存在竞争-冒险现象。

根据逻辑代数的常用公式可知

$$ Y=AB+A^{\prime}C=AB+A^{\prime}C+BC $$

我们发现，在增加了BC项以后，在B=C=1时无论A如何改变，输出始终保持Y=1。因此，A的状态变化不再会引起竞争-冒险现象。

因为 BC 一项对函数 Y 来说是多余的，所以将它称为 Y 的冗余项，同时将这种修改逻辑设计的方法称为增加冗余项的方法。增加冗余项以后的电路如图 4.9.6 所示。

用增加冗余项的方法消除竞争-冒险现象适用范围是很有限的。由图4.9.6所示电路中不难发现，如果A和B同时改变状态，即AB从10变为01时，电路仍然存在竞争-冒险现象。可见，增加了冗余项BC以后仅仅消除了在B=C=1时，由于A的状态改变所导致的竞争-冒险。

将上述三种方法比较一下不难看出，接滤波电容的方法简单易行，但输出电压的波形随之变坏。因此，只适用于对输出波形的前、后沿无严格要求的场合。引入选通脉冲的方法也比较简单，而且不需要增加电路元件。但使用这种方法时必须设法得到一个与输入信号同步的选通脉冲，对这个脉冲的宽度和作用的时间均有严格的要求。至于修改逻辑设计的方法，倘能运用得当，有时可以收到令人满意的效果。例如，在图4.9.6所示的电路中，如果门 $ G_{5} $在电路中本来就已存在，那么只需增加一根连线，把它的输出引到门 $ G_{4} $的一个输入端就行了，既不必增加门电

路，又不给电路的工作带来任何不利的影响。然而，这样有利的条件并不是任何时候都存在，而且这种方法能解决的问题也是很有限的。

复习思考题

R4.9.1 你能用最简单的语言说明什么是竞争-冒险现象以及它的产生原因吗？

R4.9.2 有哪些方法可以消除竞争-冒险现象？这些方法各有何优缺点？

本章小结

在这一章里我们讲述了组合逻辑电路的特点、组合逻辑电路的分析方法和设计方法、若干常用组合逻辑电路的原理和使用方法、组合逻辑电路中的竞争-冒险现象，并介绍了可编程逻辑器件和硬件描述语言的基本概念。

因为针对每一种逻辑功能都可以设计出一个相应的逻辑电路，所以逻辑电路的种类已难于胜数。为便于掌握这些电路的共同特点和内在联系，按逻辑功能的不同特点把它们分成了组合逻辑电路和时序逻辑电路两大类。

组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，而与电路过去的状态无关。它在电路结构上的特点是只包含门电路，而没有存储（记忆）单元。显然，符合上述特点的组合逻辑电路仍然是非常多的，不可能逐一列举。

考虑到有些种类的组合逻辑电路使用得特别频繁，为便于使用，把它们制成了标准化的中规模集成器件，供用户直接选用。这些器件包括编码器、译码器、数据选择器、加法器、数值比较器、奇偶校验/发生器、BCD与二进制代码转换器等。为了增加使用的灵活性，也为了便于功能扩展，在多数中规模集成的组合逻辑电路上都设置了附加的控制端（或称为使能端、选通输入端、片选端、禁止端等）。这些控制端既可用于控制电路的状态（工作或禁止），又可作为输出信号的选通输入端，还能用作输入信号的一个输入端以扩展电路功能。合理地运用这些控制端能最大限度地发挥电路的潜力。灵活地运用这些器件还可以设计出任何其他逻辑功能的组合逻辑电路。此外，在使用大规模集成的可编程逻辑器件设计组合逻辑电路以及设计大规模集成电路芯片的过程中，也经常把这些常用组合逻辑电路作为典型的模块电路，用来构建所需要的逻辑电路。有关可编程逻辑器件的详细内容我们将在本书的附录中做具体介绍。

尽管各种组合逻辑电路在功能上千差万别，但是它们的分析方法和设计方法都是共同的。掌握了分析的一般方法，就可以识别任何一个给定电路的逻辑功能；掌握了设计的一般方法，就可以根据给定的设计要求设计出相应的逻辑电路。因此，学习本章内容时应将重点放在分析方法和设计方法上，而不必去记忆各种具体的逻辑电路。

在使用中规模集成电路设计组合逻辑电路时，总的步骤和使用小规模集成电路时是一样的，但在有些步骤的做法上不完全相同。

第一步进行逻辑抽象、第二步写出逻辑函数式，和使用小规模集成电路时没有区别。

第三步，将逻辑函数变换为适当的形式，而不是要求化为最简形式。因为每一种中规模集成的组合逻辑电路都有确定的逻辑功能，并可以写成逻辑函数式的形式，所以为了使用这些器件构成所需的逻辑电路，必须把要产生的逻辑函数变换成与所用器件的逻辑函数式类似的形式。

将变换后的逻辑函数式与选用器件的函数式对照比较，有以下4种可能的情况：

1. 两者形式完全相同，使用这种中规模集成器件效果最为理想。

2. 两者形式类同，所选器件的逻辑函数式包含更多的输入变量和乘积项。这时只需对多余的变量输入端和乘积项做适当处理，也能很方便地得到所要的逻辑电路。

3. 所选用的中规模集成器件的逻辑函数式是要求产生的逻辑函数的一部分，这时可以通过扩展的方法（将几片联用或附加少量其他器件）组成要求的逻辑电路。

4. 如果可用的中规模集成电路品种有限，而这些器件的逻辑函数或又与要求产生的逻辑函数在形式上相差甚远，就不宜采用这些器件来设计所需的逻辑电路了。

根据逻辑函数式对照比较的结果，即可确定所用的器件各输入端应当接入的变量或常量（1或0），以及各片之间的连接方式。

第四步，按照上面对照比较的结果，画出设计的逻辑电路图。

我们将上述使用中规模集成器件设计组合逻辑电路的方法称为逻辑函数式对照法。

在使用可编程逻辑器件 PLD 进行设计时，总的步骤和使用中小规模集成电路时不完全相同。

第一步进行逻辑抽象，和使用中小规模集成电路时没有区别，明确输入/出变量，确定逻辑关系。

第二步，选定 PLD 的类型和型号。

第三步，选定开发系统。选用的开发系统必须能支持选定器件的开发工作。

第四步，以开发系统软件能接受的逻辑功能描述方式（例如逻辑图、硬件描述语言、波形图等）编写计算机输入文件。

第五步，上机运行。将源程序输入计算机，运行相应的编译程序或汇编程序，产生下载文件和其他程序说明文件。进行仿真分析，检查设计结果是否符合要求，并做必要的修改。

第六步，下载。所谓下载，就是由编程器将编程数据写入PLD中。

第七步，测试。将写好数据的 PLD 从编程器上取下，用实验方法测试它的逻辑功能，检查它是否达到了设计要求。

竞争-冒险是组合逻辑电路工作状态转换过程中经常会出现的一种现象。如果负载是一些对尖峰脉冲敏感的电路，则必须采取措施防止由于竞争而产生的尖峰脉冲。如果负载电路对尖峰脉冲不敏感（例如负载为光电显示器件），就不必考虑这个问题了。

习题

[题 4.1] 分析图 P4.1 电路的逻辑功能，写出输出的逻辑函数式，列出真值表，说明电路逻辑功能的特点。

[题 4.2] 图 P4.2 是一个多功能函数发生电路。试写出当 $ S_{0}S_{1}S_{2}S_{3} $ 为 0000~1111 16 种不同状态时输出 Y 的逻辑函数式。

[题 4.3] 分析图 P4.3 电路的逻辑功能，写出 $ Y_{1} $、 $ Y_{2} $ 的逻辑函数式，列出真值表，指出电路完成什么逻辑功能。

[题 4.4] 图 P4.4 是对十进制数 9 求补的集成电路 CC14561 的逻辑图，写出当 COMP=1、Z=0 和 COMP=0、Z=0 时 $ Y_{1} $、 $ Y_{2} $、 $ Y_{3} $、 $ Y_{4} $ 的逻辑式，列出真值表。

[题 4.5] 用与非门设计四变量的多数表决电路。当输入变量 A、B、C、D 有 3 个或 3 个以上为 1 时输出为 1，输入为其他状态时输出为 0。

[题4.6] 有一水箱由大、小两台水泵 $ M_{L} $ 和 $ M_{S} $ 供水，如图 P4.6 所示。水箱中设置了 3 个水位检测元件 A、B、C。水面低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平。现

要求当水位超过 C 点时水泵停止工作；水位低于 C 点而高于 B 点时 $ M_{s} $ 单独工作；水位低于 B 点而高于 A 点时 $ M_{L} $ 单独工作；水位低于 A 点时 $ M_{L} $ 和 $ M_{s} $ 同时工作。试用门电路设计一个控制两台水泵的逻辑电路，要求电路尽量简单。

[题 4.7] 设计一个代码转换电路，输入为4位二进制代码，输出为4位格雷码。可以采用各种逻辑功能的门电路来实现。4位格雷码见本书第1.5节的表1.5.2。

[题 4.8] 试画出用 4 片 8 线-3 线优先编码器 74HC148 组成 32 线-5 线优先编码器的逻辑图。74HC148 的逻辑图见图 4.4.3。允许附加必要的门电路。

[题 4.9] 某医院有一、二、三、四号病室 4 间，每室设有呼叫按钮，同时在护士值班室内对应地装有一号、

二号、三号、四号4个指示灯。

现要求当一号病室的按钮按下时，无论其他病室的按钮是否按下，只有一号灯亮。当一号病室的按钮没有按下而二号病室的按钮按下时，无论三、四号病室的按钮是否按下，只有二号灯亮。当一、二号病室的按钮都未按下而三号病室的按钮按下时，无论四号病室的按钮是否按下，只有三号灯亮。只有在一、二、三号病室的按钮均未按下而按下四号病室的按钮时，四号灯才亮。试用优先编码器74HC148和门电路设计满足上述控制要求的逻辑电路，给出控制四个指示灯状态的高、低电平信号。

[题 4.10] 写出图 P4.10 中 $ Z_{1}, Z_{2}, Z_{3} $ 的逻辑函数式，并化简为最简的与或表达式。译码器 74HC42 的逻辑图见图 4.4.9。

[题 4.11] 画出用两片 4 线-10 线锋码器 /4LS134 组成 5 线-52 线锋码器的接线图。图 P4.11 是 /4LS134 的逻辑框图，图中的 $ S_{A}^{\prime}, S_{B}^{\prime} $ 是两个控制端（亦称片选端），译码器工作时应使 $ S_{A}^{\prime} $ 和 $ S_{B}^{\prime} $ 同时为低电平。当输入信号 $ A_{3}A_{2}A_{1}A_{0} $ 为 0000~1111 这 16 种状态时，输出端从 $ Y_{0}^{\prime} $ 到 $ Y_{15}^{\prime} $ 依次给出低电平输出信号。

[题 4.12] 试画出用 3 线 -8 线译码器 74HC138（见图 4.4.7）和门电路产生如下多输出逻辑函数的逻辑图。

$$ \left\{\begin{aligned}Y_{1}=&AC\\ Y_{2}=&A^{\prime}B^{\prime}C+AB^{\prime}C^{\prime}+BC\\ Y_{3}=&B^{\prime}C^{\prime}+ABC^{\prime}\end{aligned}\right. $$

[题 4.13] 画出用4线-16线译码器74LS154（参见题4.11）和门电路产生如下多输出逻辑函数的逻辑图。

$$ \left\{\begin{aligned}Y_{_{1}}=&A^{\prime}B^{\prime}C^{\prime}D+A^{\prime}B^{\prime}CD^{\prime}+AB^{\prime}C^{\prime}D^{\prime}+A^{\prime}BC^{\prime}D^{\prime}\\ Y_{_{2}}=&A^{\prime}BCD+AB^{\prime}CD+ABC^{\prime}D+ABCD^{\prime}\\ Y_{_{3}}=&A^{\prime}B\end{aligned}\right. $$

[题 4.14] 用 3 线-8 线译码器 74HC138（见图 4.4.7）和门电路设计 1 位二进制全减器电路。输入为被减数、减数和来自低位的借位；输出为两数之差和向高位的借位信号。

[题 4.15] 试用两片双 4 选 1 数据选择器 74HC153 和 3 线-8 线译码器 74HC138 接成 16 选 1 的数据选择器。74HC153 的逻辑图见图 4.4.20，74HC138 的逻辑图见图 4.4.7。

[题 4.16] 分析图 P4.16 电路，写出输出 Z 的逻辑函数式。74HC151 为 8 选 1 数据选择器，它的逻辑图见图 4.5.5，输出的逻辑函数式见式 (4.5.6)。

[题 4.17] 图 P4.17 是用两个 4 选 1 数据选择器组成的逻辑电路，试写出输出 Z 与输入 M、N、P、Q 之间的逻辑函数式。已知数据选择器的逻辑函数式为

$$ Y=\left[\begin{array}{c}D_{0}A_{1}^{\prime}A_{0}^{\prime}+D_{1}A_{1}^{\prime}A_{0}+D_{2}A_{1}A_{0}^{\prime}+D_{3}A_{1}A_{0}\end{array}\right]S $$

[题 4.18] 试用 4 选 1 数据选择器产生逻辑函数

$$ Y=A B^{\prime}C^{\prime}+A^{\prime}C^{\prime}+B C $$

[题 4.19] 用 8 选 1 数据选择器 74HC151（见图 4.5.5）产生逻辑函数

$$ Y=A C^{\prime}D+A^{\prime}B^{\prime}C D+B C+B C^{\prime}D^{\prime} $$

[题 4.20] 用 8 选 1 数据选择器 74HC151（见图 4.5.5）产生逻辑函数

$$ Y=AC+A^{\prime}BC^{\prime}+A^{\prime}B^{\prime}C $$

[题 4.21] 设计用 3 个开关控制一个电灯的逻辑电路，要求改变任何一个开关的状态都能控制电灯由亮变灭或者由灭变亮。要求用数据选择器来实现。

[题 4.22] 人的血型有 A、B、AB、O 四种。输血时输血者的血型与受血者血型必须符合图 P4.22 中用箭头指示的授受关系。试用数据选择器设计一个逻辑电路，判断输血者与受血者的血型是否符合上述规定。（提示：可以用两个逻辑变量的四种取值表示输血者的血型，用另外两个逻辑变量的四种取值表示受血者的血型。）

[题 4.23] 用8选1数据选择器74HC151（见图4.5.5）设计一个组合逻辑电路。该电路有3个输入逻辑变量A、B、C和1个工作状态控制变量M。当M=

0时电路实现“意见一致”功能（A、B、C状态一致时输出为1，否则输出为0），而M=1时电路实现“多数表决”功能，即输出与A、B、C中多数的状态一致。

[题 4.24] 用 8 选 1 数据选择器设计一个函数发生器电路，它的功能如表 P4.24 所示。

| $ S_{{1}} $ | $ S_{{0}} $ | Y |

| --- | --- | --- |

| 0 | 0 | AB |

| 0 | 1 | $ A+B $ |

| 1 | 0 | $ A\oplus B $ |

| 1 | 1 | $ A^{\prime} $ |

[题 4.25] 试用4位并行加法器74LS283设计一个加/减运算电路。当控制信号M=0时它将两个输入的4位二进制数相加，而M=1时它将两个输入的4位二进制数相减。两数相加的绝对值不大于15。允许附加必要的门电路。

[题 4.26] 能否用一片4位并行加法器74LS283将余3代码转换成8421的二-十进制代码？如果可能，应当如何连线？

[题 4.27] 试利用两片 4 位二进制并行加法器 74LS283 和必要的门电路组成 1 个二-十进制加法器电路。（提示：根据 BCD 码中 8421 码的加法运算规则，当两数之和小于、等于 9（1001）时，相加的结果和按二进制数相加所得到的结果一样。当两数之和大于 9（即等于 1010~1111）时，则应在按二进制数相加的结果上加 6（0110），这样就可以给出进位信号，同时得到一个小于 9 的和。）

[题 4.28] 若使用4位数值比较器 74LS85（见图4.4.27）组成十位数值比较器，需要用几片？各片之间应如何连接？

[题 4.29] 试用两个 4 位数值比较器组成三个数的判断电路。要求能够判别三个 4 位二进制数 $ A(a_{3}a_{2}a_{1}a_{0}) $、 $ B(b_{3}b_{2}b_{1}b_{0}) $、 $ C(c_{3}c_{2}c_{1}c_{0}) $ 是否相等、A 是否最大、A 是否最小，并分别给出“三个数相等”、“A 最大”、“A 最小”的输出信号。可以附加必要的门电路。

[题 4.30] 已知4位数值比较器74LS85的传输延迟时间（从加上两个输入比较数到产生输出比较结果所需时间）小于45 ns。要求用六片74LS85接成一个24位数值比较电路，传输延迟时间不得大于90 ns。

[题 4.31] 若将十进制代码中的 8421 码、余 3 码、余 3 循环码、2421 码和 5211 码分别加到二-十进制译码器 74HC42（见图 4.4.9）的输入端，并按表 1.5.1 的排列顺序依次变化时，输出端是否都会产生尖峰脉冲？试简述理由。

[题 4.32] 试分析图 P4.32 电路中当 A、B、C、D 单独一个改变状态时是否存在竞争-冒险现象？如果存在竞争-冒险现象，那么都发生在其他变量为何种取值的情况下？

[题 4.33] 用 Verilog HDL 语言实现对[题 4.7]所要设计的电路的描述。

[题 4.34] 用 Verilog HDL 语言的行为描述方式描述一个 4 选 1 数据选择器。

[题 4.35] 用 Verilog HDL 语言描述一个 4 位超前进位加法器。

[题 4.36] 请根据下面所给的语言描述，画出对应的逻辑电路图。

module binaryToESeg;

wire eSeg, p1, p2, p3, p4;

reg A, B, C, D;

nand g1(p1, C, ~D),

g2(p2, A, B),

g3(p3, ~B, ~D),

g4(p4, A, C),

g5(eSeg, p1, p2, p3, p4);

endmodule

内容提要

本章将系统介绍各种半导体存储电路的结构、工作原理和使用方法。首先介绍基本的存储单元，然后介绍由这些存储单元组成的寄存器和随机存储器，包括静态随机存储器和动态随机存储器。最后还将介绍各种只读存储器。

5.1 概述

在复杂的数字电路中，不仅需要对各种数字信号进行算术运算和逻辑运算，而且还需要在运算过程中不断地将运算数据和运算结果保存起来。因此，存储电路就成为计算机以及所有复杂数字系统不可缺少的组成部分。

通常将只能存储一位数据的电路叫做存储单元，将用于存储一组数据的存储电路叫做寄存器（Register），将用于存储大量数据的存储电路叫做存储器（Memory）。寄存器和半导体存储器中都包含了许多存储单元。

半导体存储电路中使用的存储单元可以分为静态存储单元和动态存储单元两大类。静态存储单元由门电路连接而成，其中包括各种电路结构形式的锁存器和触发器。只要不切断供电电源，静态存储单元的状态会一直保持下去。动态存储单元则是利用电容的电荷存储效应来存储数据的。由于电容的充放电需要一定的时间，因而它的工作速度低于静态存储单元。而且，电容上存储的电荷会随着时间的推移而逐渐泄漏，必须定期进行“刷新”（即将原来的数据重新写入），才能保证数据不会丢失。虽然如此，由于动态存储单元的电路结构十分简单，所以仍然被广泛用于大容量的存储器当中。

寄存器由一组触发器组成，每个触发器的输入和输出都有引出端，可以直接和周围电路连接，快速地进行数据交换。由 n 个触发器组成的寄存器可以存储一组 n 位的二值数据。

存储器的种类虽然很多，但它们的基本结构形式都是由存储矩阵和读/写控制电路两部分组成的。首先，根据工作方式的不同，可以将存储器分为随机存储器（Random Access Memory，简称RAM）和只读存储器（Read-Only Memory，简称ROM）两大类。随机存储器的工作特点是可以随时从其中快速地读出或写入数据。随机存储器又分成静态随机存储器（Static Random Access Memory，简称SRAM）和动态随机存储器（Dynamic Random Access Memory，简称DRAM），静态随机存储器中采用的是静态存储单元，而动态存储器中采用的则是动态存储单元。

只读存储器的工作方式与随机存储器不同，在正常的读/写工作状态下，只能从其中读出所

存储的数据。因此，只读存储器一般都用来存储一些固定的数据。只读存储器中又有“掩模ROM”（Mask Read-Only Memory）、“可编程ROM”（Programmable Read-Only Memory，简称PROM）和“可擦除的可编程ROM”（Erasable Programmable Read-Only Memory，简称EPROM）几种不同类型。掩模ROM中的数据在制作芯片时已经确定，无法更改。而PROM中的数据可以由用户根据自己的需要写入，但一经写入以后就不能再修改了。EPROM中的数据则不但可以由用户自己写入，而且还能擦除重写，所以具有更大的使用灵活性。早期的EPROM曾经采用紫外线照射的方法进行擦除，但不仅擦除操作非常费时，而且器件的成本也比较高，所以现在已经完全被使用。电信号擦除的EPROM（Electrically Erasable Programmable Read-Only Memory，简称 $ E^{2} $PROM）所取代。目前在U盘和各种便携式移动设备中广泛使用的“闪存”（Flash Memory）就是一种 $ E^{2} $PROM。虽然EPROM中的数据可以擦除改写，但由于擦除改写的速度相对读出的速度慢得多，所以通常仍然将它用作只读存储器。

5.2 SR 锁存器

SR 锁存器 (Set-Reset Latch) 是静态存储单元当中最基本、也是电路结构最简单的一种。通常它由两个或非门或者与非门组成。图 5.2.1(a) 中给出了用两个或非门组成的 SR 锁存器的电路。

第三章里讲过的各种门电路虽然都有两种不同的输出状态（高、低电平，亦即1、0），但都不能自行保持。例如在图5.2.1（a）所示的电路中，如果只有一个或非门 $ G_{1} $，那么当另一个输入端接低电平时，输出 $ v_{01} $的高、低电平将随输入 $ v_{H} $的高、低电平而改变。因此，它不具备记忆功能。

(a)、(b) 电路结构 (c) 图形符号

如果用另一个或非门 $ G_{2} $ 将 $ v_{01} $ 反相（同时将 $ G_{2} $ 的另一个输入端接低电平），则 $ G_{2} $ 的输出 $ v_{02} $ 将与 $ v_{11} $ 同相。现将 $ v_{02} $ 接回 $ G_{1} $ 的另一个输入端，这时即使原来加在 $ v_{11} $ 输入端上的信号消失了， $ v_{01} $ 和 $ v_{02} $ 的状态也能保持下去。这样就得到了图 5.2.1（a）中由两个或非门所组成的 SR 锁存器电路。

由于 $ G_{1} $ 和 $ G_{2} $ 在电路中的作用完全相同，所以习惯上将电路画成图 5.2.1(b) 所示的对称形式。Q 和 $ Q^{\prime} $ 称为输出端，并且定义 Q=1、 $ Q^{\prime}=0 $ 为锁存器的 1 状态，Q=0、 $ Q^{\prime}=1 $ 为锁存器的 0 状态。 $ S_{D} $ 称为置位端或置 1 输入端， $ R_{D} $ 称为复位端或置 0 输入端。根据正逻辑约定（高电平表示逻辑 1 状态，低电平表示逻辑 0 状态）可知：

当 $ S_{D}=1, R_{D}=0 $ 时，Q=1, $ Q^{\prime}=0 $ 。在 $ S_{D}=1 $ 信号消失以后（即 $ S_{D} $ 回到 0），由于有 Q 端的高电

平接回到 $ G_{2} $的另一个输入端，因而电路的1状态得以保持。

当 $ S_{D}=0, R_{D}=1 $ 时， $ Q=0, Q'=1 $。在 $ R_{D}=1 $ 信号消失以后，电路保持 0 状态不变。

当 $ S_{D}=R_{D}=0 $ 时，电路维持原来的状态不变。

当 $ S_{D}=R_{D}=1 $ 时，Q=Q'=0，这既不是定义的1状态，也不是定义的0状态。而且，在 $ S_{D} $ 和 $ R_{D} $ 同时回到0以后无法断定锁存器将回到1状态还是0状态。因此，在正常工作时输入信号应遵守 $ S_{D}R_{D}=0 $ 的约束条件，亦即不允许输入 $ S_{D}=R_{D}=1 $ 的信号。

将上述逻辑关系列成真值表，就得到表5.2.1。因为锁存器新的状态 $ Q^{*} $（也称为次态）不仅与输入状态有关，而且与锁存器原来的状态Q（也称为初态）有关，所以将Q也作为一个变量列入了真值表，并将Q称为状态变量，将这种含有状态变量的真值表称为锁存器的特性表（或功能表）。

SR 锁存器也可以用与非门构成，如图 5.2.2 所示。这个电路是以低电平作为输入信号的，所以用 $ S_{D}^{\prime} $ 和 $ R_{D}^{\prime} $ 分别表示置 1 输入端和置 0 输入端。在图 5.2.2(b) 所示的图形符号上，用输入端的小圆圈表示用低电平作输入信号，或者称低电平有效。表 5.2.2 是它的特性表。

| $ S_{D} $ | $ R_{D} $ | Q | Q^{*} |

| --- | --- | --- | --- |

| 0 | 0 | 0 | 0 |

| 0 | 0 | 1 | 1 |

| 1 | 0 | 0 | 1 |

| 1 | 0 | 1 | 1 |

| 0 | 1 | 0 | 0 |

| 0 | 1 | 1 | 0 |

| 1 | 1 | 0 | 0^{①} |

| 1 | 1 | 1 | 0^{①} |

① $ S_{D} $、 $ R_{D} $ 的 1 状态同时消失后状态不定。

| $ S'_{D} $ | $ R'_{D} $ | Q | Q^{*} |

| --- | --- | --- | --- |

| 1 | 1 | 0 | 0 |

| 1 | 1 | 1 | 1 |

| 0 | 1 | 0 | 1 |

| 0 | 1 | 1 | 1 |

| 1 | 0 | 0 | 0 |

| 1 | 0 | 1 | 0 |

| 0 | 0 | 0 | 1^{①} |

| 0 | 0 | 1 | 1^{①} |

由于 $ S_{D}^{\prime}=R_{D}^{\prime}=0 $ 时出现非定义的 $ Q=Q^{\prime}=1 $ 状态，而且当 $ S_{D}^{\prime} $ 和 $ R_{D}^{\prime} $ 同时回到高电平以后锁存器的状态难以确定，所以在正常工作时同样应当遵守 $ S_{D}R_{D}=0 $ 的约束条件，即不应加以 $ S_{D}^{\prime}=R_{D}^{\prime}=0 $ 的输入信号。

由图5.2.1(b)和图5.2.2(a)中可见，在SR锁存器中，输入信号直接加在输出门上，所以输入信号在全部作用时间里（即 $ S_{D} $或 $ R_{D} $为1的全部时间），都能直接改变输出端Q和 $ Q' $的状态。

正是由于这个缘故，也将 $ S_{D}(S_{D}^{\prime}) $ 称为直接置位端，将 $ R_{D}(R_{D}^{\prime}) $ 称为直接复位端，并且将这个电路称为直接置位、复位锁存器（Set-Reset Latch）。

【例5.2.1】在图5.2.3(a)所示的SR锁存器电路中，已知 $ S_{D}^{\prime} $和 $ R_{D}^{\prime} $的电压波形如图5.2.3(b)中所示，试画出Q和 $ Q^{\prime} $端对应的电压波形。

解：实质上这是一个用已知的 $ R_{D}^{\prime} $ 和 $ S_{D}^{\prime} $ 的状态确定 Q 和 Q' 状态的问题。只要根据每个时间区间里 $ S_{D}^{\prime} $ 和 $ R_{D}^{\prime} $ 的状态去查锁存器的特性表，即可找出 Q 和 Q' 的相应状态，并画出它们的波形图。

对于这样简单的电路，从电路图上也能直接画出 Q 和 $ Q^{\prime} $ 端的波形图，而不必去查特性表。

从图5.2.3(b)所示的波形图上可以看到，虽然在 $ t_{3}\sim t_{4} $和 $ t_{7}\sim t_{8} $期间输入端出现了 $ S_{D}^{\prime}=R_{D}^{\prime}=0 $的状态，但由于 $ S_{D}^{\prime} $首先回到了高电平，所以锁存器的次态仍是可以确定的。

复习思考题

R5.2.1 为什么 SR 锁存器的输入信号需要遵守 SR=0 的约束条件？

5.3 触发器

触发器与锁存器的不同在于，它除了置1、置0输入端以外，又增加了一个触发信号输入端。只有当触发信号到来时，触发器才能按照输入的置1、置0信号置成相应的状态，并保持下去。我们将这个触发信号称为时钟信号（CLOCK），记作CLK。当系统中有多个触发器需要同时动

作时，就可以用同一个时钟信号作为同步控制信号了。

触发信号的工作方式可以分为电平触发、边沿触发和脉冲触发三种。下面将会看到，在不同的触发方式下，触发器的动作过程各具有不同的动作特点。掌握这些动作特点，对于正确使用触发器是十分必要的。

5.3.1 电平触发的触发器

一、 电路结构和工作原理

图 5.3.1(a) 是电平触发 SR 触发器基本的电路结构形式。 $ ^{①} $ 这个电路由两部分组成：由与非门 $ G_{1} $、 $ G_{2} $ 组成的 SR 锁存器和由与非门 $ G_{3} $、 $ G_{4} $ 组成的输入控制电路。

由图可知，当 CLK=0 时，门 $ G_{3} $、 $ G_{4} $ 的输出始终停留在1状态，S、R 端的信号无法通过 $ G_{3} $、 $ G_{4} $ 而影响输出状态，故输出保持原来的状态不变。只有当触发信号 CLK 变成高电平以后，S、R 信号才能通过门 $ G_{3} $、 $ G_{4} $ 加到由门 $ G_{1} $、 $ G_{2} $ 组成的锁存器上，“触发”电路发生变化，使 Q 和 $ Q' $ 根据 S、R 信号而改变状态。因此，将 CLK 的这种控制方式称为电平触发方式。

在图 5.3.1(b) 所示的图形符号中，用框内的 C1 表示 CLK 是编号为 1 的一个控制信号。1S 和 1R 表示 C1 控制的两个输入信号，只有在 C1 为有效电平时 (C1=1)，1S 和 1R 信号才能起作用。框图外部的输入端处没有小圆圈表示 CLK 以高电平为有效信号。（如果在 CLK 输入端画有小圆圈，则表示 CLK 以低电平为有效信号。）

图 5.3.1(a) 电路的特性表如表 5.3.1 所示。从表中可见，只有当 CLK=1 时，触发器输出端的状态才受输入信号的控制，而且在 CLK=1 时这个特性表与 SR 锁存器的特性表是一样的。同时，电平触发 SR 触发器的输入信号同样应当遵守 SR=0 的约束条件。否则当 S、R 同时由 1 变为 0，或者 S=R=1 时 CLK 回到 0，触发器的次态将无法确知。

在某些应用场合，有时需要在 CLK 的有效电平到达之前预先将触发器置成指定的状态，为此，在实用的电路上往往还设置有异步置 1 输入端 $ S_{D}^{\prime} $ 和异步置 0 输入端 $ R_{D}^{\prime} $，如图 5.3.2 所示。

| CLK | S | R | Q | Q $ ^{{*}} $ |

| --- | --- | --- | --- | --- |

| 0 | $ \times $ | $ \times $ | 0 | 0 |

| 0 | $ \times $ | $ \times $ | 1 | 1 |

| 1 | 0 | 0 | 0 | 0 |

| 1 | 0 | 0 | 1 | 1 |

| 1 | 1 | 0 | 0 | 1 |

| 1 | 1 | 0 | 1 | 1 |

| 1 | 0 | 1 | 0 | 0 |

| 1 | 0 | 1 | 1 | 0 |

| 1 | 1 | 1 | 0 | 1 $ ^{{①}} $ |

| 1 | 1 | 1 | 1 | 1 $ ^{{①}} $ |

① CLK 回到低电平后状态不定。

只要在 $ S_{D}^{\prime} $ 或 $ R_{D}^{\prime} $ 加入低电平，即可立即将触发器置 1 或置 0，而不受时钟信号的控制。因此，将 $ S_{D}^{\prime} $ 称为异步置位（置 1）端，将 $ R_{D}^{\prime} $ 称为异步复位（置 0）端。触发器在时钟信号控制下正常工作时应使 $ S_{D}^{\prime} $ 和 $ R_{D}^{\prime} $ 处于高电平。

此外，在图5.3.2所示电路的具体情况下，用 $ S_{D}^{\prime} $或 $ R_{D}^{\prime} $将触发器置位或复位应当在CLK=0的状态下进行，否则在 $ S_{D}^{\prime} $或 $ R_{D}^{\prime} $返回高电平以后预置的状态不一定能保存下来。

二、 电平触发方式的动作特点

（1）只有当 CLK 变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。

（2）在 CLK=1 的全部时间里，S 和 R 状态的变化都可能引起输出状态的改变。在 CLK 回到 0 以后，触发器保存的是 CLK 回到 0 以前瞬间的状态。

根据上述的动作特点可以想象到，如果在 CLK=1 期间 S、R 的状态多次发生变化，那么触发

器输出的状态也将发生多次翻转，这就降低了触发器的抗干扰能力。

【例 5.3.1】已知电平触发 SR 触发器的输入信号波形如图 5.3.3 所示，试画出 Q、 $ Q' $ 端的电压波形。设触发器的初始状态为 Q=0。

解：由给定的输入电压波形可见，在第一个 CLK 高电平期间先是 S=1、R=0，输出被置成 Q=1、 $ Q'=0 $。随后输入变成了 S=R=0，因而输出状态保持不变。最后输入又变为 S=0、R=1，将输出置成 Q=0、 $ Q'=1 $，故 CLK 回到低电平以后触发器停留在 Q=0、 $ Q'=1 $ 的状态。

在第二个 CLK 高电平期间，若 S=R=0，则触发器的输出状态应保持不变。但由于在此期间 S 端出现了一个干扰脉冲，因而触发器被置成了 Q=1。

为了能适应单端输入信号的需要，在一些集成电路产品中把图5.3.1(a)所示的电路改接成图5.3.4的形式，得到电平触发的D触发器。（有些书刊和资料中也将这个电路称为D型锁存器。）

由图可见，若 D=1，则 CLK 变为高电平以后触发器被置成 Q=1，CLK 回到低电平以后触发器保持 1 状态不变。若 D=0，则 CLK 变为高电平以后触发器被置成 Q=0，CLK 回到低电平以后

触发器保持0状态不变。因为它仍然工作在电平触发方式下，所以同样具有电平触发的动作特点。它的特性表如表5.3.2所示。

| CLK | D | Q | $ Q^{*} $ |

| --- | --- | --- | --- |

| 0 | × | 0 | 0 |

| 0 | × | 1 | 1 |

| 1 | 0 | 0 | 0 |

| 1 | 0 | 1 | 0 |

| 1 | 1 | 0 | 1 |

| 1 | 1 | 1 | 1 |

在 CMOS 电路中，经常利用 CMOS 传输门组成电平触发 D 触发器，如图 5.3.5 所示。当 CLK=1 时，传输门 $ TG_{1} $ 导通、 $ TG_{2} $ 截止，Q=D。而且，在 CLK=1 的全部时间里 Q 端的状态始终跟随 D 端的状态而改变。在 CLK 回到 0 以后， $ TG_{2} $ 导通、 $ TG_{1} $ 截止。由于反相器 $ G_{1} $ 输入电容的存储效应，短时间内 $ G_{1} $ 输入端仍然保持为 $ TG_{1} $ 截止以前瞬间的状态，而且这时反相器 $ G_{1} $、 $ G_{2} $ 和传输门 $ TG_{2} $ 形成了状态自锁的闭合回路，所以 Q 和 Q' 的状态被保存下来。它的特性表与表 5.3.2 相同。

因为在 CLK 的有效电平期间输出状态始终跟随输入状态变化，输出与输入的状态保持相同，所以又将这个电路称为“透明的 D 型锁存器”（Transparent D-Latch）。

【例 5.3.2】若图 5.3.5 所示电平触发 D 触发器的 CLK 和输入端 D 的电压波形如图 5.3.6 中所给出，试画出 Q 和 $ Q' $ 端的电压波形。假定触发器的初始状态为 Q=0。

解：根据表5.3.2所示的特性表可知，电平触发D触发器在CLK=1期间输出Q与输入D的状态相同，而当CLK变为低电平以后，触发器将保持CLK变为低电平之前的状态。这样就可以画出Q和 $ Q' $的电压波形了，如图5.3.6所示。

复习思考题

R5.3.1 为什么电平触发 SR 触发器也应当遵守 SR=0 的约束条件？在什么情况下会发生触发器的次态无法确知的问题？

5.3.2 边沿触发的触发器

一、 电路结构和工作原理

为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于 CLK 信号下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制成了各种边沿触发（edge-triggered）的触发器电路。目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发 D 触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。

图 5.3.7(a) 是用两个电平触发 D 触发器组成边沿触发 D 触发器的原理性框图，图中的 $ FF_{1} $ 和 $ FF_{2} $ 是两个电平触发的 D 触发器（也称为 D 型锁存器）。由图可见，当 CLK 处于低电平时， $ CLK_{1} $ 为高电平，因而 $ FF_{1} $ 的输出 $ Q_{1} $ 跟随输入端 D 的状态变化，始终保持 $ Q_{1}=D $。与此同时， $ CLK_{2} $ 为低电平， $ FF_{2} $ 的输出 $ Q_{2} $（也就是整个电路最后的输出 Q）保持原来的状态不变。

当 CLK 由低电平跳变至高电平时， $ CLK_{1} $ 随之变成了低电平，于是 $ Q_{1} $ 保持为 CLK 上升沿到达前瞬间输入端 D 的状态，此后不再跟随 D 的状态而改变。与此同时， $ CLK_{2} $ 跳变为高电平，使 $ Q_{2} $

与它的输入状态相同。由于 $ FF_{2} $ 的输入就是 $ FF_{1} $ 的输出 $ Q_{1} $，所以输出端 Q 便被置成了与 CLK 上升沿到达前瞬时 D 端相同的状态，而与以前和以后 D 端的状态无关。

目前在 CMOS 集成电路中主要采用这种电路结构形式制作边沿触发器 $ ^{①} $。图 5.3.7(b) 就是 CMOS 边沿触发 D 触发器的典型电路，其中 $ FF_{1} $ 和 $ FF_{2} $ 是两个利用 CMOS 传输门组成的电平触发 D 触发器。当 $ CLK=0 $ 时， $ C=0, C'=1, TG_{1} $ 导通、 $ TG_{2} $ 截止，D 端的输入信号送入 $ FF_{1} $，使 $ Q_{1}=D $。而且，在 $ CLK=0 $ 期间 $ Q_{1} $ 的状态将一直跟随 D 的状态而变化。同时，由于 $ TG_{3} $ 截止 $ TG_{4} $ 导通， $ FF_{2} $ 保持原来的状态不变。

当 CLK 的上升沿到达时， $ C=1, C'=0, TG_{1} $ 变为截止、 $ TG_{2} $ 变为导通。由于反相器 $ G_{1} $ 输入电容的存储效应， $ G_{1} $ 输入端的电压不会立刻改变，于是 $ Q_{1} $ 在 $ TG_{1} $ 变为截止前的状态被保存了下来。同时，随着 $ TG_{4} $ 变为截止、 $ TG_{3} $ 变为导通， $ Q_{1} $ 的状态通过 $ TG_{3} $ 和 $ G_{3}, G_{4} $ 送到了输出端，使 $ Q^{*}=D(CLK $ 上升沿到达时 $ D $ 的状态)。因此，这是一个上升沿触发的 $ D $ 触发器。

在图形符号中，用 CLK 输入端处框内的“>”表示触发器为边沿触发方式。在特性表中，则用 CLK 一栏里的“↑”表示边沿触发方式，而且是上升沿触发，如表 5.3.3 中所示。（如果将图 5.3.7(a) 中 CLK 输入端的一个反相器去掉，则变成下降沿触发，这时应在 CLK 输入端加画小圆圈，并在特性表中以“↓”表示。）

| CLK | D | Q | Q $ ^{{*}} $ |

| --- | --- | --- | --- |

| $ \times $ | $ \times $ | $ \times $ | Q |

| $ \uparrow $ | 0 | 0 | 0 |

| $ \downarrow $ | 0 | 1 | 0 |

| $ \uparrow $ | 1 | 0 | 1 |

| $ \uparrow $ | 1 | 1 | 1 |

为了实现异步置位、复位功能，需要引入 $ S_{D} $ 和 $ R_{D} $ 信号。因为 $ S_{D} $ 和 $ R_{D} $ 是以高电平作为置1和置0输入信号的，所以必须把图5.3.7(b)中的4个反相器改成或非门，形成图5.3.8所示的电路。 $ S_{D} $ 和 $ R_{D} $ 端的内部连线在图中以虚线示出。

【例5.3.3】在图5.3.7所示的边沿触发器电路中，若D端和CLK的电压波形如图5.3.9

所示，试画出 Q 端的电压波形。假定触发器的初始状态为 Q=0。

解：由边沿触发器的动作特点可知，触发器的次态仅仅取决于 CLK 上升沿到达时刻 D 端的状态，即 D = 1 则 $ Q^{*} = 1, D = 0 $ 则 $ Q^{*} = 0 $，于是便得到了图 5.3.9 中的 Q 端电压波形图。

二、 边沿触发方式的动作特点

通过对上述边沿触发器工作过程的分析可以看出，边沿触发方式的动作特点，这就是触发器的次态仅取决于

于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。

这一特点有效地提高了触发器的抗干扰能力，因而也提高了电路的工作可靠性。

复习思考题

R5.3.2 边沿触发的动作特点和电平触发的动作特点有何不同？

5.3.3 脉冲触发的触发器

一、 电路结构和工作原理

如果将图5.3.7(a)中边沿触发器里的两个电平触发D触发器换成电平触发的SR触发器，如图5.3.10(a)所示，那么这个新组成的电路又有怎样的动作特点呢？下面我们就来讨论一下它的触发过程。

图 5.3.10(a) 的电路是脉冲触发 SR 触发器的典型电路（以前也把这个电路称作主从 SR 触发器）。 $ FF_{1} $ 和 $ FF_{2} $ 分别称为主触发器和从触发器。当 CLK=0 时， $ FF_{1} $ 保持原状态不变。在 CLK 变为高电平后，CLK=1、 $ CLK^{\prime}=0 $，主触发器的输出 $ Q_{1} $ 将按照 S 和 R 输入端信号被置成相应的状态，而从触发器保持原来的状态不变。当 CLK 回到低电平，亦即下降沿到来时，从触发器的输出 $ Q_{2} $ 被置成与此刻 $ Q_{1} $ 相同的状态，而主触发器开始保持状态不变。由此可见，在一个时钟周期里，输出端的状态只可能改变一次，而且发生在 CLK 的下降沿。这一点和边沿触发器类似。

但需要注意的是，现在输入端的主触发器 $ FF_{1} $ 是一个电平触发的 SR 触发器，而不是电平触发的 D 触发器了。由于在 CLK 高电平期间主触发器输出的状态可能随 S 和 R 状态的变化而发生多次翻转，输出端的状态不可能始终与输入状态保持一致。因此，在脉冲触发 SR 触发器中，不能像边沿触发器那样，仅仅根据 CLK 下降沿到来时刻输入端 S 和 R 状态确定输出端 Q 的状态，而必须考察全部 CLK=1 期间主触发器状态的变化情况。这一点就是脉冲触发方式和边沿触发方式的区别所在。

例如，在图5.3.10(a)的电路中，当CLK=1期间输入信号先是S=0、R=1，主触发器被置成 $ Q_{1}=0 $；随后又变为S=1、R=0，于是主触发器被置成了 $ Q_{1}=1 $。而在CLK下降沿到来之前输入

又变成了 $ S=0, R=0 $，这时主触发器将保持 $ Q_{1}=1 $ 不变。这样在 CLK 下降沿到来时，输出便被置成 $ Q=Q_{2}=1 $。显然，如果只根据 CLK 下降沿到来时的输入状态，是无法正确地确定输出状态的。

在 CLK 高电平期间输入 S、R 不变的情况下，可以列出脉冲触发 SR 触发器的特性表，如表 5.3.4。表中用 CLK 一行里的“ $ \neg\neg $”符号表示脉冲触发方式，而且 CLK 以高电平为有效电平（即 CLK 高电平时接受输入信号），输出端状态的变化则发生在 CLK 下降沿。这种情况也称为正脉冲触发。

| CLK | S | R | Q | Q^{*} |

| --- | --- | --- | --- | --- |

| $ \times $ | $ \times $ | $ \times $ | $ \times $ | Q |

| $ \prod $ | 0 | 0 | 0 | 0 |

| $ \prod $ | 0 | 0 | 1 | 1 |

| $ \prod $ | 1 | 0 | 0 | 1 |

| $ \prod $ | 1 | 0 | 1 | 1 |

| $ \prod $ | 0 | 1 | 0 | 0 |

| $ \prod $ | 0 | 1 | 1 | 0 |

| $ \prod $ | 1 | 1 | 0 | 1 $ ^{(1)} $ |

| $ \prod $ | 1 | 1 | 1 | 1 $ ^{(1)} $ |

① CLK 回到低电平后输出状态不定。

在图5.3.10(b)的图形符号中，用框内的“¬”表示脉冲触发方式。因为需要等到CLK的有效电平消失以后（即回到低电平），输出状态才改变，所以也把这种触发方式叫做延迟触发。

如果在图5.3.10(a)电路CLK输入端增加一个反相器，则电路将变为CLK以低电平为有效信号，这时输出状态的变化将发生在CLK的上升沿。在功能表的CLK一栏中，用“ $ \boxed{} $”表示。同时，在图形符号中CLK输入端处增画一个小圆圈。

【例 5.3.4】 在图 5.3.10(a) 的正脉冲触发 SR 触发器中，若 CLK、S 和 R 的电压波形如图 5.3.11 中所给出，试求 Q 和 $ Q' $ 端的电压波形。设触发器的初始状态为 $ Q=0 $。

解：自先根据 $ CLK=1 $ 期间 S、R 的状态可得到 $ Q_{1} $、 $ Q'_{1} $ 的电压波形。然后，根据 CLK 下降沿到达时 $ Q_{1} $、 $ Q'_{1} $ 的状态即可画出 Q、 $ Q' $ 的电压波形了。由图可见，在第六个 CLK 高电平期间， $ Q_{1} $ 和 $ Q'_{1} $ 的状态虽然改变了两次，但输出端的状态并不改变。

由于主触发器是一个电平触发 SR 触发器，所以在 CLK 的有效电平期间不应当施加 S = R = 1 的输入信号，即仍需遵守 SR = 0 的约束条件。前已述及，之所以规定这个约束条件，是因为当 CLK 的有效电平消失以后，或者 S、R 端的高电平同时回到低电平时，不能确定触发器的次态。为了解除这一约束，如果我们规定当输入为 S = R = 1 时，触发器的次态为初态的反状态，即 $ Q^{*} = Q' $，这样触发器的次态也能确定了。

不难想到，在SR触发器的基础上，如果当S=R=1时，将Q和 $ Q' $接回到输入端，用 $ Q' $代替S端的输入信号，用Q代替R端的输入信号，就可以实现上述要求了。图5.3.12(a)就是根据这个原理，在一个正脉冲触发SR触发器的基础上改接而成的。为了强调这个电路在逻辑功能上与SR触发器的区别，将两个输入端分别用J和K标示，并将具有这种逻辑功能的触发器称为JK触发器。图5.3.12(b)是正脉冲触发JK触发器的图形逻辑符号。

下面就来具体分析一下图5.3.12(a)电路在各种输入状态下的触发过程。

若 J=1,K=0，则 CLK=1 时主触发器 FF_{1} 置 1（原来是 0 则置成 1，原来是 1 则保持 1），待 CLK=0 以后从触发器 FF_{2} 亦随之置 1，即 Q^{*}=1。

若 J=0, K=1，则 CLK=1 时主触发器置 0，待 CLK=0 以后从触发器也随之置 0，即 $ Q^{*}=0 $。

若 J=K=0，则由于门 $ G_{1} $、 $ G_{2} $ 被封锁，触发器保持原状态不变，即 $ Q^{*}=Q_{0} $

若 J=K=1 时，需要分别考虑两种情况。第一种情况是 Q=0。这时门 $ G_{2} $ 被 Q 端的低电平封锁，CLK=1 时仅 $ G_{1} $ 输出低电平信号，故主触发器置 1。CLK=0 以后从触发器也跟着置 1，即 $ Q^{*}=1 $。

第二种情况是 Q=1。这时门 $ G_{1} $ 被 $ Q^{\prime} $ 端的低电平封锁，因而在 CLK=1 时仅 $ G_{2} $ 能给出低电平信号，故主触发器被置 0。当 CLK=0 以后从触发器跟着置 0，故 $ Q^{*}=0 $。

综合以上两种情况可知，无论 Q=1 还是 Q=0，当 J=K=1 时，触发器的次态可统一表示为 $ Q^{*}=Q' $。就是说，当 J=K=1 时，CLK 下降沿到达后触发器将翻转为与初态相反的状态。

将上述的逻辑关系用真值表表示，即得到表5.3.5所示的脉冲触发JK触发器的特性表。

| CLK | J | K | Q | Q^{*} |

| --- | --- | --- | --- | --- |

| $ \times $ | $ \times $ | $ \times $ | $ \times $ | Q |

| $ \prod $ | 0 | 0 | 0 | 0 |

| $ \prod $ | 0 | 0 | 1 | 1 |

| $ \prod $ | 1 | 0 | 0 | 1 |

| $ \prod $ | 1 | 0 | 1 | 1 |

| $ \prod $ | 0 | 1 | 0 | 0 |

| $ \prod $ | 0 | 1 | 1 | 0 |

| $ \prod $ | 1 | 1 | 0 | 1 |

| $ \prod $ | 1 | 1 | 1 | 0 |

在有些集成电路触发器产品中，输入端 J 和 K 不止是一个。在这种情况下， $ J_{1} $ 和 $ J_{2} $、 $ K_{1} $ 和 $ K_{2} $ 是与的逻辑关系，如图 5.3.13(a) 所示。如果用特性表描述它的逻辑功能，则应以 $ J_{1} \cdot J_{2} $ 和 $ K_{1} \cdot K_{2} $ 分别代替表 5.3.5 中的 J 和 K。图 5.3.13(b) 中给出了多输入端 JK 触发器常见的两种逻辑符号。

【例 5.3.5】 在图 5.3.12 给出的脉冲触发 JK 触发器电路中，若 CLK、J、K 的波形如图 5.3.14 所示，试画出 Q、 $ Q' $ 端对应的电压波形。假定触发器的初始状态为 Q=0。

解：由于每一时刻 J、K 的状态均已由波形图给定，而且 CLK=1 期间 J、K 的状态不变，所以只要根据 CLK 下降沿到达时 JK 的状态去查主从 JK 触发器的特性表，就可以逐段画出 Q 和 $ Q' $ 端的电压波形了。可以看出，触发器输出端状态的改变均发生在 CLK 信号的下降沿，而且即使 CLK=1 时 J=K=1，CLK 下降沿到来时触发器的次态也是确定的。

二、 脉冲触发方式的动作特点

通过上面的分析可以看到，脉冲触发方式具有两个值得注意的动作特点：

（1）触发器的翻转分两步动作。第一步，当CLK以高电平为有效信号时，在CLK=1期间主触发器接收输入端（S、R或J、K）的信号，被置成相应的

状态，而从触发器不动；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，所以Q、 $ Q' $端状态的改变发生在CLK的下降沿。（若CLK以低电平为有效信号，则Q和 $ Q' $状态的变化发生在CLK的上升沿。）

（2）因为主触发器本身是一个电平触发SR触发器，所以在 $ CLK=1 $的全部时间里输入信号

都将对主触发器起控制作用。

由于存在这样两个动作特点，在 CLK=1 期间输入信号发生过变化以后，CLK 下降沿到达时从触发器的状态不一定能按此刻输入信号的状态来确定，而必须考虑整个 CLK=1 期间里输入信号的变化过程才能确定触发器的次态。

在图 5.3.12 所示的脉冲触发 JK 触发器中也存在类似的问题，即 CLK=1 的全部时间里主触发器都可以接收输入信号。不过由于 Q、 $ Q' $ 端接回到了输入门上，所以在 Q=0 时主触发器只能接受置1输入信号，在 Q=1 时主触发器只能接受置0信号。其结果就是在 CLK=1 期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。但在 SR 触发器中，由于没有 Q、 $ Q' $ 端接到输入端的反馈线，所以 CLK=1 期间 S、R 状态多次改变时主触发器状态也会随着多次翻转。

因此，在使用脉冲触发的触发器时必须注意：只有在 CLK=1 的全部时间里输入状态始终未变的条件下，用 CLK 下降沿到达时输入的状态决定触发器的次态才肯定是对的。否则，必须考虑 CLK=1 期间输入状态的全部变化过程，才能确定 CLK 下降沿到达时触发器的次态。

【例5.3.6】在图5.3.12所示的脉冲触发JK触发器中，已知CLK、J、K的电压波形如图

5.3.15 所示，试画出与之对应的输出端电压波形。设触发器的初始状态为 Q=0。

解：由图5.3.15可见，第一个CLK高电平期间始终为J=1,K=0,CLK下降沿到达后触发器置1。

第二个 CLK 的高电平期间 K 端状态发生过变化，因而不能简单地以 CLK 下降沿到达时 J、K 的状态来决定触发器的状态。因为在 CLK 高电平期间出现过短时间的 J=0、K=1 状态，此时主触发器便被置 0，所以虽然 CLK 下降沿到达时输入状态回到了 J=K=0，但从触发器仍按主触发器的状态被置 0，即 $ Q^{*}=0 $。

第三个 CLK 下降沿到达时 J=0, K=1。如果以这时的输入状态决定触发器次态，应保持 $ Q^{*}=0 $。但由于 CLK 高电平期间曾出现过 J=K=1 状态，CLK 下降沿到达之前主触发器已被置 1，所以 CLK 下降沿到达后从触发器被置 1。

复习思考题

R5.3.3 脉冲触发方式有哪些动作特点？它和电平触发方式、边沿触发方式有何不同？

R5.3.4 脉冲触发 JK 触发器和脉冲触发 SR 触发器在逻辑功能上有什么区别？用 JK 触发器代替 SR 触发器在逻辑功能上能否满足要求？

R5.3.5 为什么说脉冲触发 SR 触发器的主触发器在 CLK=1 期间可能多次改变状态，而脉冲触发 JK 触发

器的主触发器在 CLK=1 期间只可能翻转一次？

R5.3.6 在图5.3.1(a)的电平触发SR触发器电路中，能否通过将Q端接至与非门 $ G_{4} $的输入、将 $ Q' $接至与非门 $ G_{3} $的输入而得到JK触发器？

5.3.4 触发器按逻辑功能的分类

从上一节中可以看到，由于每一种触发器电路的信号输入方式不同（有单端输入的，也有双端输入的），触发器的次态与输入信号逻辑状态间的关系也不相同，所以它们的逻辑功能也不完全一样。

按照逻辑功能的不同特点，通常将时钟控制的触发器分为 SR 触发器、JK 触发器、T 触发器和 D 触发器等几种类型。

一、 SR 触发器

凡在时钟信号作用下逻辑功能符合表5.3.6特性表所规定的逻辑功能者，无论触发方式如何，均称为SR触发器。

显然，上几节中讲到的图5.3.1和图5.3.10电路都属于SR触发器。而图5.2.1和图5.2.2所示的锁存器电路不受触发信号（时钟）控制，所以它们不属于这里所定义的SR触发器。

如果把表5.3.6特性表所规定的逻辑关系写成逻辑函数式，则得到

$$ \left\{\begin{aligned}\boldsymbol{Q}^{*}&=\boldsymbol{S}^{\prime}\boldsymbol{R}^{\prime}\boldsymbol{Q}+\boldsymbol{S}\boldsymbol{R}^{\prime}\boldsymbol{Q}^{\prime}+\boldsymbol{S}\boldsymbol{R}^{\prime}\boldsymbol{Q}=\boldsymbol{S}\boldsymbol{R}^{\prime}+\boldsymbol{S}^{\prime}\boldsymbol{R}^{\prime}\boldsymbol{Q}\\ \boldsymbol{S}\boldsymbol{R}&=\mathbf{0}\quad\quad\quad( 约束条件 )\end{aligned}\right. $$

利用约束条件将上式化简，于是得出

$$ \left\{\begin{aligned}\boldsymbol{Q}^{*}&=\boldsymbol{S}+\boldsymbol{R}^{\prime}\boldsymbol{Q}\\ \boldsymbol{S}\boldsymbol{R}&=\mathbf{0}\quad( 约束条件 )\end{aligned}\right. $$

式（5.3.1）称为 SR 触发器的特性方程。

虽然用特性表描述触发器的逻辑功能比较直观，但是不能用特性表进行逻辑运算。在下一章里将会看到，在进行时序逻辑电路的分析和设计时，就必须使用特性方程描述触发器的逻辑功能了。

二、 JK 触发器

凡在时钟信号作用下逻辑功能符合表5.3.7特性表所规定的逻辑功能者，无论其触发方式如何，均称为JK触发器。

前面讲过的图5.3.12和图5.3.13所示电路都属于JK触发器。

根据表5.3.7可以写出JK触发器的特性方程，化简后得到

$$ \boldsymbol{Q}^{*}=\boldsymbol{J}\boldsymbol{Q}^{\prime}+\boldsymbol{K}^{\prime}\boldsymbol{Q} $$

三、 T触发器

在某些应用场合下，需要这样一种逻辑功能的触发器，当控制信号 T=1 时各来一个时钟信号它的状态就翻转一次；而当 T=0 时，时钟信号到达后它的状态保持不变。具备这种逻辑功能的触发器称为 T 触发器。它的特性表如表5.3.8 所示。

从特性表写出 T 触发器的特性方程为

$$ Q^{~*}=T Q^{\prime}+T^{\prime}Q $$

它的图形逻辑符号如图5.3.16所示。

事实上只要将 JK 触发器的两个输入端连在一起作为 T 端，就可以构成 T 触发器。正因为如此，在触发器的定型产品中通常

没有专门的 T 触发器。

当 T 触发器的控制端接至固定的高电平时（即 T 恒等于 1），则式（5.3.3）变为

$$ Q^{*}={Q}^{\prime} $$

即每次 CLK 信号作用后触发器必然翻转成与初态相反的状态。

四、 D 触发器

凡在时钟信号作用下逻辑功能符合表5.3.9特性表所规定的逻辑功能者，无论触发方式如何，均称为D触发器。前面讲过的图5.3.4、图5.3.5和图5.3.7中的触发器，在逻辑功能上同属于这种类型。

从特性表写出 D 触发器的特性方程为

$$ Q^{*}={D} $$

| D | Q | $ Q^{{*}} $ |

| --- | --- | --- |

| 0 | 0 | 0 |

| 0 | 1 | 0 |

| 1 | 0 | 1 |

| 1 | 1 | 1 |

将 JK、SR、T 三种类型触发器的特性表比较一下不难看出，其中 JK 触发器的逻辑功能最强，它包含了 SR 触发器和 T 触发器的所有逻辑功能。因此，在需要使用 SR 触发器和 T 触发器的场合完全可以用 JK 触发器来取代。例如，在需要 SR 触发器时，只要将 JK 触发器的 J、K 端当作 S、R 端使用，就可以实现 SR 触发器的功能；在需要 T 触发器时，只要将 J、K 连在一起当作 T 端使用，就可以实现 T 触发器的功能，如图 5.3.17 所示。因此，目前生产的触发器定型产品中只有 JK 触发器和 D 触发器这两大类。

逻辑功能和触发方式是触发器的两个最重要的特性。逻辑功能是指稳态下触发器的次态和初态与输入之间的逻辑关系，而触发方式则指出了触发器在动态翻转过程中的动作特点。

通过前面的介绍可以看到，触发器的触发方式是由电路结构形式决定的。因此，触发器的触发方式和电路结构形式之间有固定的对应关系。然而触发器的触发方式和逻辑功能之间并无固定的对应关系。也就是说，同一种逻辑功能的触发器可以采用不同的触发方式；同一种触发方式

的触发器可以具有不同逻辑功能。

例如图5.3.4(a)中的电路和图5.3.7(a)中的电路都是D触发器，但是两者的触发方式不同，前者属于电平触发，而后者属于边沿触发，所以在触发过程中它们的动作特点是不一样的。

又例如，同样是边沿触发器，不仅可以作成图5.3.7中的D触发器，也可以作成如图5.3.18中所示的JK触发器。将这个电路与图5.3.8所示的D触发器电路对照一下即可发现，图5.3.18电路只不过是在图5.3.8电路上附加了门 $ G_{1} $、 $ G_{2} $和 $ G_{3} $而已，电路的其余部分完全相同。从逻辑图可以写出图5.3.18所示触发器的特性方程

$$ Q^{*}=D=\left(\left(J+Q\right)^{\prime}+K Q\right)^{\prime}=J Q^{\prime}+K^{\prime}Q $$

故符合 JK 触发器规定的逻辑功能。

复习思考题

R5.3.7 为什么从满足逻辑功能的要求上可以用 JK 触发器代替 SR 触发器，而不能用 SR 触发器代替 JK 触发器？

R5.3.8 将 JK 触发器用作 SR 触发器和 T 触发器时，应如何连接？

5.3.5 触发器的动态特性

为了保证触发器在时钟信号到来时能可靠地翻转，有必要进一步分析一下触发器的动态翻转过程，从而找出对输入信号、时钟信号以及两者互相配合关系的要求。通常用建立时间、保持时间、传输延迟时间以及最高时钟频率等几个参数具体描述触发器的动态特性。

下面就以图5.3.19(a)中的边沿触发D触发器为例，说明这些动态参数的含义。为了叙述的方便，假定图中传输门从控制信号(C和 $ C' $)跳变到它的输出状态改变的延迟时间、反相器的传输延迟时间都是 $ t_{d} $。

一、 建立时间(Setup time) $ t_{su} $

建立时间是指输入信号应当先于时钟信号 CLK 动作沿到达的时间。为了保证触发器可靠

地翻转，在 C 和 C' 状态改变以前 $ FF_{1} $ 中 $ Q_{1} $ 的状态必须稳定地建立起来，使 $ Q_{1}=D $。由于加到 D 端的输入信号需要经过传输门 $ TG_{1} $ 和反向器 $ G_{1} $ 和 $ G_{2} $ 的传输延迟时间才能到达 $ Q_{1} $ 端，而在 CLK 的上升沿到达后，只需经过反相器 $ G_{5} $ 的传输延迟时间 $ C' $ 的状态即开始改变，因此 D 端的输入信号必须先于 CLK 的上升沿至少 $ 2t_{d} $ 的时间到达，故 $ t_{su}=2t_{d} $。

二、 保持时间(Hold time) $ t_{h} $

保持时间是指时钟信号 CLK 动作沿到达后，输入信号仍然需要保持不变的时间。由图5.3.19（a）可见，在 C 和 $ C' $ 改变状态使 $ \mathrm{TG}_{1} $ 变为截止、 $ \mathrm{TG}_{2} $ 变为导通之前，D 端的输入信号应当保持不变。为此，至少在 CLK 上升沿到达后 $ 2t_{d} $ 的时间内输入信号应当保持不变，即保持时间应为 $ t_{h}=2t_{d} $。

三、 传输延迟时间 (Propagation delay time) $ t_{pd} $

传输延迟时间是指从 CLK 动作沿到达开始，直到触发器输出的新状态稳定建立所需要的时

间。从图5.3.19(a)可见，$\mathrm{FF}_{2}$ 输出端 $Q$ 的新状态需要经过 $C$、$C'$、$\mathrm{TG}_{3}$ 和 $\mathrm{G}_{3}$ 的传输延迟以后才能建立起来，所以输出端 $Q$ 的传输延迟时间 $t_{pdQ}=4t_{\mathrm{d}}$。而 $Q'$ 端还要再经过 $\mathrm{G}_{4}$ 的延迟才能建立起来，因而输出端 $Q$ 的传输延迟时间应为 $t_{pdQ'}=5t_{\mathrm{d}}$。

四、 最高时钟频率(Maximum clock frequency) $ f_{max} $

最高时钟频率是指触发器在连续、重复翻转的情况下，时钟信号可以达到的最高重复频率。从上面的分析得知，在图5.3.19（a）的电路中，为了保证触发器能可靠地翻转，CLK的低电平持续时间 $ t_{wl} $必须大于建立时间，所以 $ t_{wl} $的最小值应为 $ t_{wl(min)}=2t_{d} $。

而在 CLK 变成高电平以后，直到 $ Q' $ 新状态建立起来以前， $ TG_{3} $ 必须保持导通状态，因而 C 和 $ C' $ 状态不能改变。考虑到需要经过 $ G_{5} $ 的传输延迟时间 $ t_{d} $ 以后 C 和 $ C' $ 状态才开始改变，所以 CLK 的高电平持续时间 $ t_{wh} $ 必须大于 $ t_{pdQ'} - t_{d} $，故 $ t_{wh} $ 的最小值应为 $ t_{wh(min)} = 4t_{d} $。由此即可得到最高时钟频率为

$$ f_{max}=1/\left(t_{wl(min)}+t_{wh(min)}\right)=1/\left(6t_{d}\right) $$

若 CLK 波形的占空比为 50%，则应取 $ t_{wl}=t_{wh}=4t_{d} $，这时的最高时钟频率将是 $ 1/(8t_{d}) $。

这里需要提醒一点，就是在以上的分析过程中，我们假设了所有门电路的传输延迟时间是相等的，而实际上每个门电路的传输延迟时间是各不相同的。因此，上面得到的分析结果只能用于定性说明有关的物理概念。

通过对这个例子的分析还可以看到，触发器的动态参数取决于电路结构形式以及其中每个门电路的传输延迟时间，所以各种触发器的动态参数随电路结构形式和内部电路参数的不同而异。而且，这些电路参数又有一定的分散性。实际上每种集成电路触发器产品的动态参数最后都要通过实验来测定，然后给出参数的范围。

复习思考题

R5.3.9 用于描述触发器动态特性的参数有哪些？它们的物理含义都是什么？

5.4 寄存器

寄存器（Register）能够寄存一组二值代码，它被广泛应用于数字计算机和各种复杂数字系统当中。

由于一个触发器能够储存一位二值代码，所以用 N 个触发器组成的寄存器能够储存一组 N 位的二值代码。为了满足与周围相连电路快速进行数据交换的需要，寄存器通常都采取所谓“透明”的电路结构形式，即每个触发器的输入端和输出端都被直接引出。在采用 LSI 工艺实现的数字系统中，这些寄存器通常都已经集成在 LSI 器件内部了。此外，也有作成标准化集成电路产品的寄存器可供选用。

对寄存器中的触发器只要求它们具有置1、置0的功能即可，因而无论是用电平触发的触发

器，还是用脉冲触发或边沿触发的触发器，都可以组成寄存器。

图 5.4.1 是一个用电平触发的 D 触发器组成的 4 位寄存器的实例——74LS75 的逻辑图。由电平触发的动作特点可知，在 CLK 的高电平期间 Q 端的状态跟随 D 端状态而变，在 CLK 变成低电平以后，Q 端将保持 CLK 变为低电平时刻 D 端的状态。

74HC175 则是用 CMOS 边沿触发器组成的 4 位寄存器，它的逻辑图如图 5.4.2 所示。根据边沿触发的动作特点可知，触发器输出端的状态仅仅取决于 CLK 上升沿到达时刻 D 端的状态。可见，虽然 74LS75 和 74HC175 都是 4 位寄存器，但由于采用了不同结构类型的触发器，所以动作特点是不同的。

为了增加使用的灵活性，在有些寄存器电路中还附加了一些控制电路，使寄存器又增添了异步置0、输出三态控制和“保持”等功能。这里所说的“保持”，是指CLK信号到达时触发器不随D端的输入信号而改变状态，保持原来的状态不变。

在上面介绍的两个寄存器电路中，接收数据时所有各位代码是同时输入的，而且触发器中的数据是并行地出现在输出端的，因此将这种输入、输出方式称为并行输入、并行输出方式。

5.5 存储器

存储器是一种能够存储大量二值信息（或称为数据）的器件。由于计算机以及其他一些数字系统的工作过程中，都需要对大量的数据进行存储，所以存储器也就成了计算机和这些数字系统不可缺少的组成部分。在这里我们只讨论用半导体集成电路制成的各种半导体存储器。

由于计算机需要处理的数据量越来越大，运算速度越来越高，这就要求存储器具有更大

的存储容量和更快的存取速度。因此，存储容量和存取速度是衡量存储器性能的两个最重要的指标。

因为半导体存储器的存储单元数目极其庞大而器件的引脚数目有限，所以在电路结构上就不可能像寄存器那样把每个存储单元的输入和输出直接引出。为了解决这个矛盾，在存储器中给每个存储单元编了一个地址，只有被输入地址代码指定的那些存储单元才能与公共的输入/输出引脚接通，进行数据的读出或写入。

半导体存储器的种类很多，首先从存、取功能上可以分为随机存储器（Random-Access Memory，简称RAM）和只读存储器（Read-Only Memory，简称ROM）两大类。

随机存储器与只读存储器的根本区别在于，正常工作状态下就可以随时快速地向存储器里写入数据或从中读出数据。根据所采用的存储单元工作原理的不同，又将随机存储器分为静态存储器（Static Random-Access Memory，简称SRAM）和动态存储器（Dynamic Random-Access Memory，简称DRAM）。由于动态存储器存储单元的结构非常简单，所以它所能达到的集成度远高于静态存储器。但是动态存储器的存取速度不如静态存储器快。由于断电以后随机存储器中数据将随之消失，所以不宜用它保存那些需要长期保存的数据。

只读存储器在正常工作状态下只能从中读取数据，不能快速地随时修改或重新写入数据。ROM的优点是电路结构简单，而且在断电以后数据不会丢失。它的缺点是只适用于存储那些固定数据的场合。只读存储器中又有掩模ROM、可编程ROM（Programmable Read-Only Memory，简称PROM）和可擦除的可编程ROM（Erasable Programmable Read-Only Memory，简称EPROM）几种不同类型。掩模ROM中的数据在制作时已经确定，无法更改。PROM中的数据可以由用户根据自己的需要写入，但一经写入以后就不能再修改了。EPROM里的数据则不但可以由用户根据自己的需要写入，而且还能擦除重写，所以具有更大的使用灵活性。但由于擦除改写的速度较慢，而且需要置于不同于正常读出的工作状态，所以通常仍将EPROM用作只读存储器。

另外，从制造工艺上又可以将存储器分为双极型和 MOS 型。鉴于 MOS 电路（尤其是 CMOS 电路）具有功耗低、集成度高的优点，所以目前大容量的存储器都是采用 MOS 工艺制作的。

5.5.1 静态随机存储器 (SRAM)

一、 SRAM 的结构和工作原理

SRAM 电路通常由存储矩阵、地址译码器和读/写控制电路（也称输入/输出电路）三部分组成，如图 5.5.1 所示。

存储矩阵由许多存储单元排列而成，每个存储单元能存储1位二值数据（1或0），在译码器和读/写电路的控制下，既可以写入1或0，又可以将存储的数据读出。

地址译码器一般都分成行地址译码器和列地址译码器两部分。行地址译码器将输入地址代码的若干位译成某一条字线的输出高、低电平信号，从存储矩阵中选中一行存储单元；列地址译码器将输入地址代码的其余几位译成某一根输出线上的高、低电平信号，从字线选中的一行存储单元中再选1位（或几位），使这些被选中的单元经读/写控制电路与输入/输出端接通，以便对这些单元进行读、写操作。

读/写控制电路用于对电路的工作状态进行控制。当读/写控制信号 $ R/W'=1 $ 时，执行读操作，将存储单元里的数据送到输入/输出端上。当 $ R/W'=0 $ 时，执行写操作，加到输入/输出端上的数据被写入存储单元中。图中的双向箭头表示一组可双向传输数据的导线，它所包含的导线数目等于并行输入/输出数据的位数。多数 RAM 集成电路是用一根读/写控制线控制读/写操作的，但也有少数的 RAM 集成电路是用两个输入端分别进行读和写控制的。

在读/写控制电路上都设有片选输入端 $ CS' $。当 $ CS'=0 $ 时 RAM 为正常工作状态；当 $ CS'=1 $ 时所有的输入/输出端均为高阻态，不能对 RAM 进行读/写操作。

在多位数据并行输出的存储器中，习惯上将并行输出的一组数据叫做一个“字”（word），存储器的每个地址中存放一个字。存储器的容量用存储单元的数量表示，通常写成“（字数）×（每个字的位数）”的形式。

图 5.5.2 是一个 1024×4 位 SRAM 的结构框图，其中 4096 个存储单元排列成 64 行×64 列的矩阵。10 位输入地址代码分成两组译码。 $ A_{4} \sim A_{9} $ 6 位地址码加到行地址译码器上，用它的输出信号从 64 行存储单元中选出指定的一行。另外 4 位地址码加到列地址译码器上，利用它的输出信号再从已选中的一行里挑出要进行读/写的 4 个存储单元。

$ I/O_{1} \sim I/O_{4} $ 既是数据输入端又是数据输出端。读/写操作在 $ R/W' $ 和 $ CS' $ 信号的控制下进行。当 $ CS'=0 $，且 $ R/W'=1 $ 时，读/写控制电路工作在读出状态。这时由地址译码器选中的 4 个存储单元中的数据被送到 $ I/O_{1} \sim I/O_{4} $。

当 $ CS' = 0 $，且 $ R/W' = 0 $ 时，执行写入操作。这时读/写控制电路工作在写入工作状态，加到 $ I/O_{1} \sim I/O_{4} $ 端的输入数据便被写入指定的4个存储单元中去。

若令 $ CS' = 1 $，则所有的 I/O 端均处于禁止态，将存储器内部电路与外部连线隔离。因此，可以直接将 $ I/O_{1} \sim I/O_{4} $ 与系统总线相连，或将多片存储器的输入/输出端并联运用。

二、 SRAM 的静态存储单元

静态存储单元是在 SR 锁存器的基础上附加门控管而构成的。因此，它是靠锁存器的自保功能存储数据的。

图5.5.3是用六只MOS管组成的CMOS静态存储单元。其中的 $ T_{1}\sim T_{4} $组成SR锁存器，用于记忆1位二值代码。其中 $ T_{1} $、 $ T_{2} $和 $ T_{3} $、 $ T_{4} $分别接成了反相器 $ G_{1} $和 $ G_{2} $。为了减少输入、输出连线的数目，将 $ G_{1} $的输出端与 $ G_{2} $的输入端相连，既可在写入时作为置1输入端，又可在读出时作为

置1输出端。同理，将 $ G_{2} $的输出端与 $ G_{1} $的输入端相连，既可在写入时作为置0输入端，又可在读出时作为置0输出端。 $ T_{5} $和 $ T_{6} $是门控管，作模拟开关使用，以控制锁存器的Q、 $ Q^{\prime} $和位线 $ B_{j} $、 $ B_{j}^{\prime} $之间的联系。 $ T_{5} $、 $ T_{6} $的开关状态由字线 $ X_{i} $的状态决定。 $ X_{i}=1 $时 $ T_{5} $、 $ T_{6} $导通，锁存器的Q和 $ Q^{\prime} $端与位线 $ B_{j} $、 $ B_{j}^{\prime} $接通； $ X_{i}=0 $时 $ T_{5} $、 $ T_{6} $截止，锁存器与位线之间的联系被切断。 $ T_{7} $、 $ T_{8} $是每一列存储单元公用的两个门控管，用于和读/写缓冲放大器之间的连接。 $ T_{7} $、 $ T_{8} $的开关状态由列地址译码器的输出 $ Y_{j} $来控制， $ Y_{j}=1 $时导通， $ Y_{j}=0 $时截止。

存储单元所在的一行和所在的一列同时被选中以后， $ X_{i}=1,Y_{j}=1,T_{5},T_{6},T_{7},T_{8} $ 均处于导通状态。Q 和 $ Q^{\prime} $ 与 $ B_{j} $ 和 $ B_{j}^{\prime} $ 接通。如果这时 $ CS^{\prime}=0,R/W^{\prime}=1 $，则读/写缓冲放大器的 $ A_{1} $ 接通、 $ A_{2} $ 和 $ A_{3} $ 截止，Q 端的状态经 $ A_{1} $ 送到 I/O 端，实现数据读出。若此时 $ CS^{\prime}=0,R/W^{\prime}=0 $，则 $ A_{1} $ 截止、 $ A_{2} $ 和 $ A_{3} $ 导通，加到 I/O 端的数据被写入存储单元中。

采用 CMOS 工艺的 SRAM 不仅正常工作时功耗很低，而且还能在降低电源电压的状态下保存数据，因此它可以在交流供电系统断电后用电池供电以继续保持存储器中的数据不致丢失，用这种方法弥补半导体随机存储器数据易失的缺点。例如，Intel 公司生产的超低功耗 CMOS 工艺的 SRAM5101L 用 +5 V 电源供电，静态功耗仅 1~2 μW。如果将电源电压降至 +2 V 使之处于低压保持状态，则功耗可降至 0.28 μW。双极型的 SRAM 虽然工作速度比较快，但功耗很大，所以除了在某些超高速系统中还有应用以外，一般就很少应用了。

复习思考题

R5.5.1 从 SRAM 中读出数据以后，原来存储的数据是否还保持不变？

R5.5.2 若一个 SRAM 有 10 位地址线、8 位数据线，则它的存储容量有多大？

5.5.2 动态随机存储器 (DRAM)

一、 DRAM 的动态存储单元

DRAM 的动态存储单元是利用 MOS 电容可以存储电荷的原理制成的。由于存储单元的结构能做得非常简单，所以在大容量、高集成度的 RAM 中得到了普遍的应用。但由于 MOS 电容的容量很小（通常仅为几皮法），而漏电流又不可能绝对等于零，所以电荷保存的时间有限。为了及时补充漏掉的电荷以避免存储的信号丢失，必须定时地给电容补充电荷，通常将这种操作称为刷新或再生。因此，DRAM 工作时必须辅以必要的刷新控制电路（控制电路通常是做在 DRAM 芯片内部的），同时也使操作复杂化了。尽管如此，DRAM 仍然是目前大容量 RAM 的主流产品。

早期采用的动态存储单元为四管电路或三管电路。这两种电路的优点是外围控制电路比较简单，读出信号也比较大，而缺点是电路结构仍不够简单，不利于提高集成度。单管动态存储单元是所有存储单元中电路结构最简单的一种。虽然它的外围控制电路比较复杂，但由于在提高集成度上所具有的优势，使它成为目前所有大容量DRAM首选的存储单元。

图 5.5.4 是单管动态 MOS 存储单元的电路结构图。存储单元由一只 N 沟道增强型 MOS 管 T 和一个电容 $ C_{s} $ 组成。

在进行写操作时，字线给出高电平，使 T 导通，位线上的数据便经过 T 被存入 $ C_{s} $ 中。

在进行读操作时，字线同样应给出高电平，并使 T 导通。这时 $ C_{s} $ 经 T 向位线上的电容 $ C_{B} $ 提供电荷，使位线获得读出的信号电平。设 $ C_{s} $ 上原来存有正电荷，电压 $ v_{C_{S}} $ 为高电平，而位线电位 $ v_{B}=0 $，则执行读操作以后位线电平将上升为

$$ v_{B}=\frac{C_{s}}{C_{s}+C_{B}}v_{C_{s}} $$

因为在实际的存储器电路中位线上总是同时接有很多存储单元，使 $ C_{B} \gg C_{s} $，所以位线上读出的电压信号很小。

例如，读出操作以前 $ v_{C_S} = 5\ V $, $ C_S / C_B = 1/50 $，则位线上的读出信号将仅有 $ 0.1\ V $。而且在读出以后 $ C_S $ 上的电压也只剩下 $ 0.1\ V $，所以这是一种破坏性读出。因此，需要在 DRAM 中设置灵敏的检测放大器，一方面将从位线上读出信号加以放大，另一方面将存储单元里原来存储的信号恢复。

二、 DRAM 的总体结构

为了在提高集成度的同时减少器件引脚的数目，目前的大容量 DRAM 多半都采用 1 位输入、1 位输出和地址分时输入（亦称“地址多路复用”）的方式。

图5.5.5是一个1 M×1位DRAM总体结构的框图。从总体上讲，它除了包含存储矩阵、地址译码器和输入/输出电路三个组成部分以外，还增加了一套刷新控制电路。

在进行读/写操作时，地址代码是分两次从同一组引脚输入的。分时操作由 RAS' 和 CAS' 两个时钟信号来控制。首先令 RAS' = 0，输入地址代码的 $ A_{0} \sim A_{9} $ 位，然后令 CAS' = 0，再输入地址代码的 $ A_{10} \sim A_{19} $ 位。 $ A_{0} \sim A_{9} $ 被送到行地址锁存器，行地址译码器的输出从存储矩阵的 1024 行中选中一行； $ A_{10} \sim A_{19} $ 被送往列地址锁存器，列地址译码器的输出再从行地址译码器选中的一行中选出一位。

当 $ R/W'=1 $ 时进行读操作，被输入地址代码选中单元中的数据经过输出数据选择器和输入/输出电路中的三态缓冲器到达数据输出端 $ D_{OUT} $。当 $ R/W'=0 $ 时进行写操作，加到数据输入端 $ D_{IN} $ 的数据经过输入数据分配器和输入/输出电路中的三态缓冲器写入由输入地址指定的单元中去。

刷新控制电路包括刷新操作信号及时钟信号发生器、刷新计数器和行地址数据选择器等几部分。对存储单元刷新操作的基本形式是以行为单位逐行进行的。启动刷新操作后，刷新计数器从0开始计数。计数器输出的10位二进制代码经过行地址数据选择器加到行地址译码器上，行地址译码器的输出依次给出1024（0～1023）个行地址。在刷新控制信号的操作下，被选中一行中所有单元中的数据将被重新写回到原来的单元中。这种刷新操作是自动进行的，每隔10ms左右必须进行一次，以确保存储单元里的数据不至于丢失。在刷新操作过程中不能进行正常的数据读/写。

为了提高刷新操作的效率，以适应各种应用场合的需要，在有些 DRAM 中还对刷新操作形式作了许多改进，这里就不作具体介绍了。

复习思考题

R5.5.3 静态随机存储器和动态随机存储器的根本区别是什么？它们各有何优、缺点？各适用于什么场合？

R5.5.4 执行读出操作以后，DRAM 存储单元中的数据是否会被破坏？

5.5.3 只读存储器(ROM)

在存储器的某些应用场合中，要求存储的是一些固定不变的数据（例如计算机里的字库）。正常工作状态下，这些数据只供读出使用，不需要随时进行修改。为了适应这种需要，又产生了另外一种类型的存储器——只读存储器（Read-Only Memory，简称 ROM）。

ROM 的特点在于：所存储的数据是固定的、预先写好的。正常工作时，这些数据只能读出，不能随时写入或修改。

由此我们就想到，按照这种要求，只要将只读存储器中每个存储单元的输出接到固定的高电平（当要求记入1时）或者低电平（当要求记入0时）就行了。这样就可以使存储单元的电路结构大为简化，不再需要使用锁存器或者触发器作为存储单元。

一、 ROM 的结构和工作原理

ROM 的电路结构包含存储矩阵、地址译码器和输出缓冲器三个组成部分，如图 5.5.6 所示。

存储矩阵由许多存储单元排列而成。存储单元可以用二极管构成，也可以用双极型三极管或MOS管构成。每个单元能存放1位二值代码（0或1）。每一个或一组存储单元有一个对应的地址代码。通常ROM都采用多位数据并行输出的结构形式，每个输入地址同时选中一组存储单元。

地址译码器的作用是将输入的地址代码译成相应的控制信号，利用这个控制信号从存储矩阵中将指定的单元选出，并把其中的数据送到输出缓冲器。

输出缓冲器的作用有两个，一是能提高存储器的带负载能力，二是实现对输出状态的三态控制，以便与系统的总线连接。

图5.5.7是具有2位地址输入码和4位数据输出的ROM电路，它的存储单元由二极管构成。它的地址译码器由4个二极管与门组成。2位地址代码 $ A_{1}A_{0} $能给出4个不同的地址。地址译码器将这4个地址代码分别译成 $ W_{0}\sim W_{3} $根线上的高电平信号。存储矩阵实际上是由4个二极

管或门组成的编码器，当 $ W_{0} \sim W_{3} $ 每根线上给出高电平信号时，都会在 $ d_{3} \sim d_{0} $ 4根线上输出一个4位二值代码。通常将每个输出代码称为一个“字”，并将 $ W_{0} \sim W_{3} $ 称为字线，将 $ d_{0} \sim d_{3} $ 称为位线（或数据线），而 $ A_{1}, A_{0} $ 称为地址线。输出端的缓冲器用来提高带负载能力，并将输出的高、低电平变换为标准的逻辑电平。同时，通过给定 $ EN' $ 信号实现对输出的三态控制。

在读取数据时，只要输入指定的地址码并令 $ EN'=0 $，则指定地址内各存储单元所存的数据便会出现在输出数据线上。例如，当 $ A_{1}A_{0}=10 $ 时， $ W_{2}=1 $，而其他字线均为低电平。由于只有 $ d_{2} $ 一根线与 $ W_{2} $ 间接有二极管，所以这个二极管导通后使 $ d_{2} $ 为高电平，而 $ d_{0},d_{1} $ 和 $ d_{3} $ 为低电平。于是在数据输出端得到 $ D_{3}D_{2}D_{1}D_{0}=0100 $。全部4个地址内的存储内容列于表5.5.1中。

不难看出，字线和位线的每个交叉点都是一个存储单元。交点处接有二极管时相当于存1，没有接二极管时相当于存0。交叉点的数目也就是存储单元数。从图5.5.7中还可以看到，ROM的电路结构很简单，所以集成度可以做得很高，而且一般都是批量生产，价格便宜。

| 地址 | 数 据 | | | | |

| --- | --- | --- | --- | --- | --- |

| $ A_{1} $ | $ A_{0} $ | $ D_{3} $ | $ D_{2} $ | $ D_{1} $ | $ D_{0} $ |

| 0 | 0 | 0 | 1 | 0 | 1 |

| 0 | 1 | 1 | 0 | 1 | 1 |

| 1 | 0 | 0 | 1 | 0 | 0 |

| 1 | 1 | 1 | 1 | 1 | 0 |

采用 MOS 工艺制作 ROM 时，译码器、存储矩阵和输出缓冲器全用 MOS 管组成。图 5.5.8 给出了 MOS 管存储矩阵的原理图。在大规模集成电路中 MOS 管多做成对称结构，同时也为了画图的方便，一般都采用图中所用的简化画法。

图 5.5.8 中以 N 沟道增强型 MOS 管代替了图 5.5.7 中的二极管。字线与位线的交叉点上接有 MOS 管时相当于存 1，没有接 MOS 管时相当于存 0。

当给定地址代码后，经译码器译成 $ W_{0} \sim W_{3} $ 中某一根字线上的高电平，使接在这根字线上的 MOS 管导通，并使与这些 MOS 管漏极相连的位线为低电平，经输出缓冲器反相后，在数据输出端得到高电平，输出为 1。图 5.5.8 存储矩阵中所存的数据与表 5.5.1 中的数据相同。

二、 ROM 的分类

1. 掩模只读存储器（Mask ROM）

在采用掩模工艺制作 ROM 集成电路芯片时，其中存储的数据是由制作过程中使用的掩模板决定的。这种掩模板是按照用户的要求而专门设计的。因此，掩模 ROM 在出厂时内部存储的数据就已经“固化”在里边了。由于这种 ROM 的制作周期较长，而且制作版图的成本又比较高，所以多用于大批量、定型的电子产品中。

2. 可编程只读存储器（PROM）

在开发数字电路新产品的工作过程中，设计人员经常需要按照自己的设想迅速得到存有所需内容的ROM。这时可以通过将所需内容自行写入PROM而得到要求的ROM。对PROM的编程需要在编程器上完成。

PROM 的总体结构与掩模 ROM 一样，同样由存储矩阵、地址译码器和输出电路组成。不过在出厂时已经在存储矩阵的所有交叉点上全部制作了存储元件，即相当于在所有存储单元中都存入了 1。

图 5.5.9 是熔丝型 PROM 存储单元的原理图，它由一只三极管和串在发射极的快速熔断丝

组成。三极管的 be 结相当于接在字线与位线之间的二极管。熔丝用很细的低熔点合金丝或多晶硅导线制成。在写入数据时只要设法将需要存入 0 的那些存储单元上的熔丝烧断就行了。因为这种熔丝在集成电路中所占的面积较大，所以后来又出现了所谓“反熔丝结构”的 PROM。反熔丝结构 PROM 中的可编程连接点上不是熔丝，而是一个绝缘连接件（通常用特殊的绝缘材料或两个反相串联的肖特基势垒二极管）。未编程时所有的连接件均不导通，而在连接件上施加编程电压以后，绝缘被永久性击穿，连接点的两根导线被接通。

图 5.5.10 是一个 16×8 位 PROM 的结构原理图。使用编程器编

程时，首先应输入地址代码，找出要写入0的单元地址。然后使 $ V_{CC} $ 和选中的字线提高到编程所要求的高电平，同时在编程单元的位线上加入编程脉冲（幅度约20 V，持续时间约十几微秒）。这时写入放大器 $ A_{w} $ 的输出为低电平、低内阻状态，有较大的脉冲电流流过熔丝，将其熔断，使存储单元变成0状态。正常工作时读出放大器 $ A_{R} $ 输出的高电平不足以使 $ D_{z} $ 导通， $ A_{w} $ 不工作。

可见，PROM的内容一经写入以后，就不可能修改了，所以它只能写入一次。因此，PROM仍不能满足研制过程中经常修改存储内容的需要。这就要求生产一种可以擦除重写的ROM。

3. 用电信号擦除的可编程只读存储器——闪存（Flash Memory）

由于可擦除的可编程 ROM（EPROM）中存储的数据可以擦除重写，因而在需要经常修改 ROM 中内容的场合它便成为一种比较理想的器件。

最早研究成功并投入使用的 EPROM 是用紫外线照射进行擦除的，并被称之为 EPROM。因此，当初一提到 EPROM 就是指的这种用紫外线擦除的可编程 ROM（Ultra-Violet Erasable Programmable Read-Only Memory，简称 UVEPROM）。

不久又出现了用电信号擦除的可编程 ROM（Electrically Erasable Programmable Read-Only Memory，简称 $ E^{2} $PROM）。后来又研制成功了一代的用电信号擦除的可编程 ROM——快闪存储器（Flash Memory），即通常所说的“闪存”。

闪存的存储单元是一只浮栅 MOS 管 (Floting-Gate MOSFET)，图 5.5.11 是它的结构示意图。在浮栅 MOS 管中，除了控制栅 $ G_{c} $ 以外，还在控制栅和衬底之间又增加了一个浮置栅 $ G_{f} $。

图5.5.12是闪存的存储单元在存储矩阵中的连接图。在读出状态下，若浮置栅 $ G_{f} $上充有负电荷，则当字线给出逻辑高电平信号时浮栅MOS管截止，位线上输出高电平；若浮置栅上没充有电荷，则当字线给出逻辑高电平信号时浮栅MOS管导通，位线上输出低电平。因此，浮

置栅上充有负电荷时相当于存储单元存有“1”，而浮置栅上没充有电荷时相当于存储单元存有“0”。

在写入状态下，浮置栅的充电是利用雪崩注入的方法实现的。执行写入操作时，浮栅MOS 管的漏极经位线接至一个较高的正电压（一般为6 V左右）， $ V_{ss} $ 接0电平，同时在控制栅上加一个幅度12 V左右的正脉冲。这时漏极-源极间将发生雪崩击穿，一部分速度高的电子便穿过氧化层到达浮置栅，在浮置栅上形成充电电荷。浮置栅充电以后，浮栅MOS管的开启电压在7 V以上，字线给出的正常逻辑高电平不足以使它导通。

闪存的擦除操作是利用隧道效应进行的。浮置栅与源极之间有一个面积很小、氧化层极薄（厚度在 20 nm 以下）的交叠区，称为隧道区。当隧道区的电场强度大到一定程度时（ $ >10^{7} $ V/cm），便在隧道区出现导电隧道，电子可以双向通过，形成电流。这种现象称为隧道效应。

执行擦除操作时，令控制栅处于 0 电平，同时在源极 $ V_{ss} $ 接入幅度为 12 V 左右、宽度约 100 ms 的正脉冲。由于浮置栅-源极之间的电容比控制栅-浮置栅之间的电容小得多，所以这个脉冲电压几乎全加到了隧道区上，使隧道区产生导电隧道，于是浮置栅上的电荷便经导电隧道释放。浮置栅放电以后，浮栅 MOS 管的开启电压在 2 V 以下。当字线给出的逻辑高电平（+5 V 或 +3.3 V）加到浮栅 MOS 管的控制栅时，它一定导通。

对于采用如图5.5.8所示的或非结构形式的闪存（亦称NOR闪存），其中所有的源极都是连在一起的，所以当在源极上加高电压进行擦除时，所有字线为零的那些字节中的存储单元将同时被擦除。利用这个特点，在对一个大容量闪存进行擦除时，就可以将它划分成几个区。每次将一个区内的全部存储单元一次同时擦除，从而大大提高了擦除速度。相比之下，编程写入的速度要慢得多。目前闪存的读出周期大约在几十至二百纳秒的范围，而写入一个字节的周期需要十到五十微秒的时间。由于随机存储器必须满足快速存/取的要求（SRAM的存/取周期多在十几到几十纳秒），闪存不能满足要求，所以通常情况下闪存仍然只能作为只读存储器使用。

闪存的编程和擦除操作不需要使用编程器，写入和擦除的控制电路集成于存储器芯片中，工作时只需要5 V的低压电源，使用极其方便。

由于浮栅MOS管浮置栅下面的氧化层极薄，经过多次编程以后可能发生损坏，所以目前闪存的编程次数是有限的，一般在10 000~100 000次之间。随着制造工艺的改进，可编程的次数有望进一步增加。

自从20世纪80年代末期闪存问世以来，便以其高集成度、大容量、低成本和使用方便等优点而引起普遍关注。随着产品集成度的逐年提高和价格的逐年下降，闪存的应用领域得到了迅速扩展。闪存已经被广泛地应用在手机、数码相机、mp3、U盘、平板电脑等各种便携式的电子产品中。目前容量达128G位的U盘已经面市。而且，在不久的将来，闪存有可能成为较大容量磁性存储器（例如PC机中的硬磁盘）的替代产品。

复习思考题

R5.5.5 ROM 有哪些类型？它们各有什么特点，适于用在哪些场合？

R5.5.6 既然闪存能够擦除后重写，为什么还把它归类到只读存储器当中？

5.5.4 存储器容量的扩展

当使用一片 ROM 或 RAM 器件不能满足对存储容量的要求时，就需要将若干片 ROM 或 RAM 组合起来，形成一个容量更大的存储器。

一、 位扩展方式

如果每一片 ROM 或 RAM 中的字数已经够用而每个字的位数不够用，则应采用位扩展的连接方式，将多片 ROM 或 RAM 组合成位数更多的存储器。

RAM 的位扩展连接方法如图 5.5.13 所示。在这个例子中，用 8 片 $ 1024 \times 1 $ 位的 RAM 接成了一个 $ 1024 \times 8 $ 位的 RAM。

连接的方法十分简单，只需将8片的所有地址线、R/W'、CS'分别并联起来就行了。每一片的I/O端作为整个RAM输入/输出数据端的一位。总的存储容量为每一片存储容量的8倍。

ROM 芯片上没有读/写控制端 $ R/W' $，在进行位扩展时其余引出端的连接方法和 RAM 完全相同。

二、 字扩展方式

如果每一片存储器的数据位数够用而字数不够用，则需要采用字扩展方式，将多片存储器（RAM 或 ROM）芯片接成一个字数更多的存储器。

图5.5.14是用字扩展方式将4片 $ 256\times8 $位的RAM接成一个 $ 1024\times8 $位RAM的例子。因为4片中共有1024个字，所以必须给它们编成1024个不同的地址。然而每片集成电路上的地址输入端只有8位 $ (A_{0}\sim A_{7}) $，给出的地址范围全都是0~255，无法区分4片中同样的地址单元。

因此，必须增加两位地址代码 $ A_{8} $、 $ A_{9} $，使地址代码增加到10位，才能得到 $ 2^{10}=1024 $个地址。如果取第一片的 $ A_{9}A_{8}=00 $，第二片的 $ A_{9}A_{8}=01 $，第三片的 $ A_{9}A_{8}=10 $，第四片的 $ A_{9}A_{8}=11 $，那么4片的地址分配将如表5.5.2中所示。

| 器件编号 | $ A_9A_8 $ | $ Y'_0 $ | $ Y'_1 $ | $ Y'_2 $ | $ Y'_3 $ | 地址范围 $ A_9 $, $ A_8 $, $ A_7 $, $ A_6 $, $ A_5 $, $ A_4 $, $ A_3 $, $ A_2 $, $ A_1 $, $ A_0 $（等效十进制数） |

| --- | --- | --- | --- | --- | --- | --- |

| RAM (1) | 0 0 | 0 | 1 | 1 | 1 | 00 00000000 ~ 00 111111111\n(0) (255) |

| RAM (2) | 0 1 | 1 | 0 | 1 | 1 | 01 00000000 ~ 01 111111111\n(256) (511) |

| RAM (3) | 1 0 | 1 | 1 | 0 | 1 | 10 00000000 ~ 10 111111111\n(512) (767) |

| RAM (4) | 1 1 | 1 | 1 | 1 | 0 | 11 00000000 ~ 11 111111111\n(768) (1023) |

由表5.5.2可见，4片RAM的低8位地址是相同的，所以接线时将它们分别并联起来就行了。由于每片RAM上只有8个地址输入端，所以 $ A_{8} $、 $ A_{9} $的输入端只好借用CS'端。图中使用2线-4线译码器将 $ A_{9}A_{8} $的4种编码00、01、10、11分别译成 $ Y'_{0} $、 $ Y'_{1} $、 $ Y'_{2} $、 $ Y'_{3} $4个低电平输出信号，然后用它们分别去控制4片RAM的CS'端。

此外，由于每一片 RAM 的数据端 $ I/O_{1} \sim I/O_{8} $ 都设置了由 CS' 控制的三态输出缓冲器，而现在它们的 CS' 任何时候只有一个处于低电平，故可将它们的数据端并联起来，作为整个 RAM 的 8 位数据输入/输出端。

上述字扩展接法也同样适用于 ROM 电路。

如果一片 RAM 或 ROM 的位数和字数都不够用，就需要同时采用位扩展和字扩展方法，用

多片器件组成一个大的存储器系统，以满足对存储容量的要求。

复习思考题

R5.5.7 在图5.5.14的例子中，可否改用 $ A_{1}A_{0} $译出 $ Y_{0}^{\prime}\sim Y_{3}^{\prime} $信号，而将 $ A_{2}\sim A_{9} $接到各片RAM的 $ A_{0}\sim A_{7} $输入端？

5.5.5 用存储器实现组合逻辑函数

表5.5.3是一个ROM的数据表。如果将输入地址 $ A_{1} $和 $ A_{0} $视为两个输入逻辑变量，同时将输出数据 $ D_{0} $、 $ D_{1} $、 $ D_{2} $和 $ D_{3} $视为一组输出逻辑变量，则 $ D_{0} $、 $ D_{1} $、 $ D_{2} $和 $ D_{3} $就是一组 $ A_{0} $、 $ A_{1} $的组合逻辑函数，表5.5.3也就是这一组多输出组合逻辑函数的真值表。

| $ A_{1} $ | $ A_{0} $ | $ D_{0} $ | $ D_{1} $ | $ D_{2} $ | $ D_{3} $ | $ A_{1} $ | $ A_{0} $ | $ D_{0} $ | $ D_{1} $ | $ D_{2} $ | $ D_{3} $ |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| 0 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 0 |

| 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |

另外，由图5.5.7所示ROM的电路结构图上也可以看到，其中译码器的输出包含了输入变量全部的最小项，而每一位数据输出又都是若干个最小项之和，因而任何形式的组合逻辑函数均能通过向ROM中写入相应的数据来实现。

不难推想，用具有 n 位输入地址、m 位数据输出的 ROM 可以获得一组（最多为 m 个）任何形式的 n 变量组合逻辑函数，只要根据函数的形式向 ROM 中写入相应的数据即可。这个原理也适用于 RAM。

【例5.5.1】试用ROM设计一个八段字符显示的译码器，其真值表由表5.5.4给出。

续表

解：由给定的真值表可见，应取输入地址为4位、输出数据为8位的（16×8位）ROM来实现这个译码电路。以地址输入端 $ A_{3} $、 $ A_{2} $、 $ A_{1} $、 $ A_{0} $作为BCD代码的D、C、B、A4位的输入端，以数据输出端 $ D_{0}\sim D_{7} $作为a~h的输出端，如图5.5.15所示，就得到了所要求的译码器。

如果制成掩模 ROM，则可依照表 5.5.4 画出存储矩阵的连接电路，如图 5.5.15 中所示。图中以结点上接入二极管表示存入 0，未接入二极管表示存入 1。由表 5.5.4 可以看出，由于数据中 0 的数目比 1 的数目少得多，所以用接入二极管表示存入 0 比用接入二极管表示存入 1 要节省器件。

如果使用 EPROM 实现这个译码器，则只要将表 5.5.4 中左边的 DCBA 当作输入地址代码、右边的 abcdefgh 当作数据，依次对应地写入 EPROM 就行了。因此，也可以把 PROM 视为一种可编程逻辑器件。

【例5.5.2】试用 ROM 产生如下的一组多输出逻辑函数。

$$ \left\{\begin{aligned}Y_{1}&=A^{\prime}BC+A^{\prime}B^{\prime}C\\ Y_{2}&=AB^{\prime}CD^{\prime}+BCD^{\prime}+A^{\prime}BCD\\ Y_{3}&=ABCD^{\prime}+A^{\prime}BC^{\prime}D^{\prime}\\ Y_{4}&=A^{\prime}B^{\prime}CD^{\prime}+ABCD\end{aligned}\right. $$

解：将式(5.5.2)化为最小项之和的形式得到

$$ \left\{\begin{aligned}Y_{1}&=A^{\prime}BCD^{\prime}+A^{\prime}BCD+A^{\prime}B^{\prime}CD^{\prime}+A^{\prime}B^{\prime}CD\\ Y_{2}&=AB^{\prime}CD^{\prime}+A^{\prime}BCD^{\prime}+ABCD^{\prime}+A^{\prime}BCD\\ Y_{3}&=ABCD^{\prime}+A^{\prime}BC^{\prime}D^{\prime}\\ Y_{4}&=A^{\prime}B^{\prime}CD^{\prime}+ABCD\end{aligned}\right. $$

或写成

$$ \left\{\begin{aligned}Y_{1}&=m_{2}+m_{3}+m_{6}+m_{7}\\ Y_{2}&=m_{6}+m_{7}+m_{10}+m_{14}\\ Y_{3}&=m_{4}+m_{14}\\ Y_{4}&=m_{2}+m_{15}\end{aligned}\right. $$

取有4位地址输入、4位数据输出的 $ 16\times4 $位ROM，将A、B、C、D4个输入变量分别接至地址输入端 $ A_{3} $、 $ A_{2} $、 $ A_{1} $、 $ A_{0} $，按照逻辑函数的要求存入相应的数据，即可在数据输出端 $ D_{3} $、 $ D_{2} $、 $ D_{1} $、 $ D_{0} $得到 $ Y_{1} $、 $ Y_{2} $、 $ Y_{3} $、 $ Y_{4} $。

因为每个输入地址对应一个 A、B、C、D 的最小项，并使地址译码器的一条输出线（字线）为 1，而每一位数据输出都是若干字线输出的逻辑或，故可按照式（5.5.4）列出 ROM 存储矩阵内应存入的数据表，如表 5.5.5 所示。

| 函数最小项 | $ Y_{1} $ | $ Y_{2} $ | $ Y_{3} $ | $ Y_{4} $ | |

| --- | --- | --- | --- | --- | --- |

| $ A'B'C'D'm_{0} $ | 0 | 0 | 0 | 0 | $ W_{0}0000 $ |

| $ A'B'C'D'm_{1} $ | 0 | 0 | 0 | 0 | $ W_{1}0001 $ |

| $ A'B'CD'm_{2} $ | 1 | 0 | 0 | 1 | $ W_{2}0010 $ |

| $ A'B'CD'm_{3} $ | 1 | 0 | 0 | 0 | $ W_{3}0011 $ |

| $ A'BC'D'm_{4} $ | 0 | 0 | 1 | 0 | $ W_{4}0100 $ |

| $ A'BC'D'm_{5} $ | 0 | 0 | 0 | 0 | $ W_{5}0101 $ |

| $ A'BCD'm_{6} $ | 1 | 1 | 0 | 0 | $ W_{6}0110 $ |

| $ A'BCD'm_{7} $ | 1 | 1 | 0 | 0 | $ W_{7}0111 $ |

| $ AB'C'D'm_{8} $ | 0 | 0 | 0 | 0 | $ W_{8}1000 $ |

| $ AB'C'D'm_{9} $ | 0 | 0 | 0 | 0 | $ W_{9}1001 $ |

| $ AB'CD'm_{10} $ | 0 | 1 | 0 | 0 | $ W_{10}1010 $ |

| $ AB'CD'm_{11} $ | 0 | 0 | 0 | 0 | $ W_{11}1011 $ |

| 函数\n最小项 | $ Y_1 $ | $ Y_2 $ | $ Y_3 $ | $ Y_4 $ | |

| --- | --- | --- | --- | --- | --- |

| $ ABC' D' m_{12} $ | 0 | 0 | 0 | 0 | $ W_{12} $\n1100 |

| $ ABC' D m_{13} $ | 0 | 0 | 0 | 0 | $ W_{13} $\n1101 |

| $ ABCD' m_{14} $ | 0 | 1 | 1 | 0 | $ W_{14} $\n1110 |

| $ ABCD m_{15} $ | 0 | 0 | 0 | 1 | $ W_{15} $\n1111 |

| | $ D_3 $ | $ D_2 $ | $ D_1 $ | $ D_0 $ | 地址数据 |

如果使用 EPROM 实现上述一组逻辑函数，则只要按表 5.5.5 将所有的数据写入对应的地址单元即可。

在使用 PROM 或掩模 ROM 时，还可以根据表 5.5.5 画出存储矩阵的结点连接图，如图 5.5.16 所示。为了简化作图，在接入存储器件的矩阵交叉点上画一个圆点，以代替存储器件。图中以接入存储器件表示存 1，以不接存储器件表示存 0。

复习思考题

R5.5.8 在用 ROM 产生一组多输出组合逻辑函数时，如果 ROM 的地址输入端数目大于输入逻辑变量数，ROM 的数据输出端数目大于函数输出端数，则应如何处理这些多余的地址输入端和数据输出端？

R5.5.9 在用 ROM 产生一组多输出逻辑函数时，如果输入逻辑变量的数目大于 ROM 地址输入端的数目，或者函数输出端的数目大于 ROM 数据输出端的数目，应当怎么办？

本章小结

存储电路的基本功能是存储数字系统工作时需要存储的各种数据和信息。通常将用于存储一组数据的存储电路叫做寄存器，而将用于存储大量数据的存储电路叫做存储器。

寄存器的电路结构比较简单，它实际上就是一组具有公共时钟信号输入端的触发器。由于每个触发器的输入端和输出端都被直接引出，所以便于和其他电路直接相连，快速进行数据交换。因此，在计算机和其他一些高速的数据处理系统中，经常会用到寄存器。

存储器的电路结构形式不同于寄存器。由于存储器中存储单元的数量非常大，而集成电路引出端的数目是很有限的，不可能将每个存储单元的输入端和输出端都引出，所以采用了寻址读/写的工作方式：只有被选中地址中的一个（或一组）存储单元才能与输入、输出电路接通，进行读/写操作，而输入、输出电路是公用的。

半导体存储器的种类虽然很多，但是它们的基本结构形式都由存储矩阵和读/写控制电路两部分组成。

首先，从读/写的功能上，可以将半导体存储器分为随机存储器和只读存储器两大类。随机存储器工作时，可以随时对其进行快速的读/写操作；而只读存储器在正常工作状态下，只能从中读出数据。虽然有些只读存储器（如 $ E^{2}PROM $）中的数据可以擦除改写，但由于擦除改写的速度很慢，无法满足数字系统对数据进行快速读/写的要求，所以通常仍然用来存储一些固定的数据，作为只读存储器使用。

随机存储器根据采用的存储单元不同而分为静态随机存储器和动态随机存储器。目前使用的静态存储单元有锁存器和触发器两类。锁存器和触发器的根本区别在于，锁存器的置1和置0操作通过直接输入置1和置0信号即可完成，而触发器的置1和置0操作除了需要输入置1和置0信号以外，还必须有时钟信号达到时才能完成。因此锁存器的电路比较简单，功能也比较单一。由于锁存器不仅电路结构简单，而且所具备的功能可以满足存储器对存储单元的要求，所以在大容量的静态存储器中，都采用锁存器作为存储单元，而不采用电路结构相对复杂的触发器。然而，在寄存器当中，因为需要用时钟信号控制其中所有的存储单元同时动作，所以必须使用触发器。此外，在下一章中我们还将看到，在设计时序逻辑电路中的存储电路时，锁存器的逻辑功能已无法满足要求，因而也必须使用触发器。

迄今为止，触发器的电路结构形式已经有许多种。由于电路结构不同，各种触发器在逻辑功能和触发方式上也不一样。这里所说的“逻辑功能”，是指稳态下触发器的状态和触发器的现态与输入之间的逻辑关系。而“触发方式”则表示触发器在动态翻转过程中的动作特点。虽然目前触发器的名目和分类方法繁多，然而只要掌握了每一种触发器的逻辑功能和触发方式这两个基本属性，就可以正确地选择和使用它们了。

在动态存储器中，目前几乎都采用只包含一个 MOS 电容和一只 MOS 管的单管存储单元。尽管动态存储单元的工作速度比较慢，而且由于需要刷新而增加了控制电路的复杂程度，但因为存储单元的电路结构非常简单，便于大规模集成，所以在大容量的存储器中，动态存储器中依然得到了广泛的应用。

在只读存储器中，由于每个存储单元所存储的数据都是固定的1或0，所以每个存储单元被选中时，只需给出固定的高电平（要求存入1时）或低电平（要求存入0时）就行了。为此，只要根据要求存储的数据，决定在相应存储单元的位置上是否接入一个二极管或三极管，就可以得到想要存储的数据了。这就使得存储矩阵的电路大为简化，从而更有利于大规模集成。

鉴于只读存储器不仅可以用于存储数据，而且还可以通过写入相应的数据产生所需要的逻辑函数，所以在有些教材中，也把只读存储器视为一种可编程逻辑器件，把有关的内容纳入可编程逻辑器件的章节中。

[题 5.1] 画出图 P5.1 由与非门组成的 SR 锁存器输出端 Q、 $ Q^{\prime} $ 的电压波形，输入端 $ S_{D}^{\prime} $、 $ R_{D}^{\prime} $ 的电压波形如图中所示。

[题 5.2] 画出图 P5.2 由或非门组成的 SR 锁存器输出端 Q、Q' 的电压波形，输入端 $ S_{D} $、 $ R_{D} $ 的电压波形如图中所示。

[题 5.3] 图 P5.3 所示为一个防抖动输出的开关电路。当拨动开关 S 时，由于开关触点接通瞬间发生振颤， $ S_{D}' $ 和 $ R_{D}' $ 的电压波形如图中所示，试画出 Q、 $ Q' $ 端对应的电压波形。

[题 5.4] 在图 P5.4 所示电路中，若 CLK、S、R 的电压波形如图中所示，试画出 Q 和 $ Q' $ 端与之对应的电压波形。假定触发器的初始状态为 $ Q=0 $。

[题 5.5] 在图 P5.5(a) 所示的电平触发 D 触发器电路中，若 CLK 和 D 端的电压波形如图 P5.5(b) 所示，试画出 Q 和 $ Q' $ 端对应的电压波形。假定触发器的初始状态为 Q=0。

[题 5.6] 在图 P5.6(a) 所示的电平触发 D 触发器电路中，若 CLK 和 D 端的电压波形如图 P5.6(b) 中所示，试画出 Q 端对应的电压波形。假定触发器的初始状态为 Q=0。

[题 5.7] 已知边沿触发器输入端 D 和时钟信号 CLK 的电压波形如图 P5.7 中所示，试画出 Q 和 $ Q' $ 端对应的电压波形。假定触发器的初始状态为 Q=0。

[题 5.8] 已知边沿触发 D 触发器各输入端的电压波形如图 P5.8 中所示，试画出 Q、Q' 端对应的电压波形。

[题 5.9] 已知边沿触发 JK 触发器各输入端的电压波形如图 P5.9 中所示，试画出 Q、Q' 端对应的电压波形。

[题 5.10] 若脉冲触发 SR 触发器各输入端的电压波形如图 P5.10 中所给出，试画出 Q、 $ Q^{\prime} $ 端对应的电压波形。设触发器的初始状态为 Q=0。

[题 5.11] 在脉冲触发 SR 触发器电路中，若 S、R、CLK 端的电压波形如图 P5.11 中所示，试画出 Q、 $ Q' $ 端对应的电压波形。假定触发器的初始状态为 Q=0。

[题 5.12] 在脉冲触发 JK 触发器中，已知 J、K、CLK 端的电压波形如图 P5.12 中所示，试画出 Q、Q' 端对应的电压波形。设触发器的初始状态为 Q=0。

[题 5.13] 已知脉冲触发 JK 触发器输入端 J、K 和 CLK 的电压波形如图 P5.13 中所示，试画出 Q、 $ Q' $ 端对应的电压波形。设触发器的初始状态为 Q=0。

[题 5.14] 若脉冲触发 SR 触发器的 CLK、S、R、 $ R'_{D} $ 各输入端的电压波形如图 P5.14 中所示，而 $ S'_{D}=1 $，试画出 Q 和 $ Q' $ 端的电压波形。

[题 5.15] 若脉冲触发 JK 触发器 CLK、 $ R_{D}^{\prime} $、 $ S_{D}^{\prime} $、J、K 端的电压波形如图 P5.15 中所示，试画出 Q、Q' 端对应的电压波形。

[题 5.16] 在脉冲触发 T 触发器中，已知 T、CLK 端的电压波形如图 P5.16 中所示，试画出 Q、 $ Q^{\prime} $ 端对应的电压波形。设触发器的起始状态为 Q=0。

[题 5.17] 在图 P5.17 所示的边沿触发 JK 触发器电路中，已知 CLK 和输入信号 T 的电压波形如图中所示，试画出触发器输出端 Q 和 $ Q^{\prime} $ 的电压波形。设触发器的起始状态为 Q=0。

[题 5.18] 设图 P5.18 中各触发器的初始状态皆为 Q=0，试画出在 CLK 信号连续作用下各触发器输出端的电压波形。

[题 5.19] 试写出图 P5.19(a) 中各电路的次态函数（即 $ Q_{1}^{*} $、 $ Q_{2}^{*} $、 $ Q_{3}^{*} $、 $ Q_{4}^{*} $ 与现态和输入变量之间的函数式），并画出在图 P5.19(b) 所给定信号的作用下 $ Q_{1} $、 $ Q_{2} $、 $ Q_{3} $、 $ Q_{4} $ 的电压波形。假定各触发器的初始状态均为 Q=0。

[题 5.20] 试画出图 P5.20 电路在图中所示 CLK、 $ R_{b}^{\prime} $ 信号作用下 $ Q_{1} $、 $ Q_{2} $、 $ Q_{3} $ 的输出电压波形，并说明 $ Q_{1} $、 $ Q_{2} $、 $ Q_{3} $ 输出信号的频率与 CLK 信号频率之间的关系。

[题 5.21] 试画出图 P5.21 所示电路在一系列 CLK 信号作用下 $ Q_{1} $、 $ Q_{2} $、 $ Q_{3} $ 端输出电压的波形，并说明 $ Q_{1} $、 $ Q_{2} $、 $ Q_{3} $ 输出脉冲的频率与 CLK 信号频率之间的关系。触发器均为边沿触发方式，初始状态为 Q=0。

[题 5.22] 在图 P5.22 电路中已知输入信号 $ v_{1} $ 的电压波形如图所示，试画出与之对应的输出电压 $ v_{0} $ 的波形。触发器的初始状态为 Q=0。（提示：应考虑触发器和异或门的传输延迟时间。）

[题 5.23] 图 P5.23 所示是用边沿触发 D 触发器组成的脉冲分频电路。试画出在一系列 CLK 脉冲作用下输出端 Y 对应的电压波形。设触发器的初始状态均为 Q=0。

[题 5.24] 在图 P5.24 所示的脉冲触发 JK 触发器电路中，CLK 和 A 的电压波形如图中所示，试画出 Q 端对应的电压波形。设触发器的初始状态为 $ Q=0 $。

[题 5.25] 试画出图 P5.25 所示电路输出端 Y、Z 的电压波形。输入信号 A 和 CLK 的电压波形如图中所示。设触发器的初始状态均为 Q=0。

[题 5.26] 设计一个4人抢答逻辑电路。具体要求如下：

（1）每个参赛者控制一个按钮，用按动按钮发出抢答信号。

（2）竞赛主持人另有一个按钮，用于将电路复位。

（3）竞赛开始后，先按动按钮者将对应的一个发光二极管点亮，此后其他3人再按动按钮对电路不起作用。

[题 5.27] 若存储器的容量为 512 K×8 位，则地址代码应取几位？

[题 5.28] 某台计算机的内存储器设置有 32 位的地址线，16 位并行数据输入/输出端，试计算它的最大存储量是多少？

[题 5.29] 若采用地址分时输入的 DRAM 有 16 位地址输入、一位数据输入/输出，试计算它含有多少个存储单元。

[题 5.30] 试用 2 片 1024×8 位的 ROM 组成 1024×16 位的存储器。

[题 5.31] 试用 4 片 4 K×8 位的 RAM 接成 16 K×8 位的存储器。

[题 5.32] 试用 4 片 2114（1024×4 位的 RAM）和 3 线-8 线译码器 74HC138（见图 4.4.7）组成 4096×4 位的 RAM。

[题 5.33] 试用 16 片 2114（1024×4 位的 RAM）和 3 线-8 线译码器 74HC138（见图 4.4.7）接成一个 8 K×8 位的 RAM。

[题 5.34] 已知 ROM 的数据表如表 P5.34 所示，若将地址输入 $ A_{3} $、 $ A_{2} $、 $ A_{1} $、 $ A_{0} $ 作为 4 个输入逻辑变量，将数据输出 $ D_{3} $、 $ D_{2} $、 $ D_{1} $、 $ D_{0} $ 作为函数输出，试写出输出与输入间的逻辑函数式，并化为最简与或形式。

| 地址输入 | 数据输出 | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- |

| $ A_3 $ | $ A_2 $ | $ A_1 $ | $ A_0 $ | $ D_3 $ | $ D_2 $ | $ D_1 $ | $ D_0 $ |

| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |

| 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 |

| 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 |

| 0 | 0 | 1 | 1 | 0 | 1 | 0 | 0 |

| 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 |

| 0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 |

| 0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 |

| 0 | 1 | 1 | 1 | 1 | 0 | 0 | 0 |

| 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |

| 1 | 0 | 0 | 1 | 0 | 1 | 0 | 0 |

| 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 |

| 1 | 0 | 1 | 1 | 1 | 0 | 0 | 0 |

| 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 |

| 1 | 1 | 0 | 1 | 1 | 0 | 0 | 0 |

| 1 | 1 | 1 | 0 | 1 | 0 | 0 | 0 |

| 1 | 1 | 1 | 1 | 0 | 0 | 0 | 1 |

[题 5.35] 图 P5.35 是一个 $ 16 \times 4 $ 位的 ROM， $ A_{3}A_{2}A_{1}A_{0} $ 为地址输入， $ D_{3}D_{2}D_{1}D_{0} $ 为数据输出。若将 $ D_{3}, D_{2}, D_{1}, D_{0} $ 视为 $ A_{3}, A_{2}, A_{1}, A_{0} $ 的逻辑函数，试写出 $ D_{3}, D_{2}, D_{1}, D_{0} $ 的逻辑函数式。

[题 5.36] 用 $ 16 \times 4 $ 位的 ROM 设计一个将两个 2 位二进制数相乘的乘法器电路，列出 ROM 的数据表，画出存储矩阵的点阵图。

[题 5.37] 用 ROM 产生下列一组逻辑函数，写出 ROM 中应存入的数据表。

$$ \left\{\begin{aligned}\boldsymbol{Y}_{3}=&\boldsymbol{A}^{\prime}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{D}^{\prime}+\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{D}\\ \boldsymbol{Y}_{2}=&\boldsymbol{A}\boldsymbol{B}\boldsymbol{D}^{\prime}+\boldsymbol{A}^{\prime}\boldsymbol{C}\boldsymbol{D}+\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}^{\prime}\boldsymbol{D}^{\prime}\\ \boldsymbol{Y}_{1}=&\boldsymbol{A}\boldsymbol{B}^{\prime}\boldsymbol{C}\boldsymbol{D}^{\prime}+\boldsymbol{B}\boldsymbol{C}^{\prime}\boldsymbol{D}\\ \boldsymbol{Y}_{0}=&\boldsymbol{A}^{\prime}\boldsymbol{D}^{\prime}\end{aligned}\right. $$

[题 5.38] 用 ROM 设计一个组合逻辑电路，用来产生下列一组逻辑函数。

$$ \left\{\begin{aligned}Y_{_{1}}&=A^{\prime}B^{\prime}C^{\prime}D^{\prime}+A^{\prime}B C^{\prime}D+A B^{\prime}C D^{\prime}+A B C D\\ Y_{_{2}}&=A^{\prime}B^{\prime}C D^{\prime}+A^{\prime}B C D+A B^{\prime}C^{\prime}D^{\prime}+A B C^{\prime}D\\ Y_{_{3}}&=A^{\prime}B D+B^{\prime}C D^{\prime}\\ Y_{_{4}}&=B D+B^{\prime}D^{\prime}\end{aligned}\right. $$

列出 ROM 应有的数据表，画出存储矩阵的点阵图。

[题5.39] 用一片 $ 256 \times 8 $ 位的 ROM 产生如下一组组合逻辑函数。

$$ \left\{\begin{aligned}Y_{1}&=AB+BC+CD+DA\\Y_{2}&=A^{\prime}B^{\prime}+B^{\prime}C^{\prime}+C^{\prime}D^{\prime}+D^{\prime}A^{\prime}\\Y_{3}&=ABC+BCD+ABD+ACD\\Y_{4}&=A^{\prime}B^{\prime}C^{\prime}+B^{\prime}C^{\prime}D^{\prime}+A^{\prime}B^{\prime}D^{\prime}+A^{\prime}C^{\prime}D^{\prime}\\Y_{5}&=ABCD\\Y_{6}&=A^{\prime}B^{\prime}C^{\prime}D^{\prime}\end{aligned}\right. $$

列出 ROM 的数据表，画出电路的连接图，标明各输入变量与输出函数的接线端。

[题 5.40] 用两片 $ 1024 \times 8 $ 位的EPROM接成一个数码转换器，将10位二进制数转换成等值的4位二-十进制数。

（1）试画出电路接线图，标明输入和输出。

（2）当地址输入 $ A_{9}A_{8}A_{7}A_{6}A_{5}A_{4}A_{3}A_{2}A_{1}A_{0} $ 分别为 0000000000、1000000000、11111111111 时，两片 EPROM 中对应地址中的数据各为何值？

内容提要

本章系统讲授时序逻辑电路的工作原理和分析方法、设计方法。

首先，概要地讲述了时序逻辑电路在逻辑功能和电路结构上的特点，并详细介绍了分析时序逻辑电路的具体方法和步骤。然后分别介绍了移位寄存器、计数器、顺序脉冲发生器等各类常用时序逻辑电路的工作原理和使用方法。在讲述了时序逻辑电路的设计方法后，初步介绍如何用硬件描述语言描述时序电路。最后从物理概念上讨论了时序逻辑电路的动态特性和竞争-冒险现象。

6.1 概述

在第四章所讨论的组合逻辑电路中，任一时刻的输出信号仅取决于当时的输入信号。这也是组合逻辑电路在逻辑功能上的共同特点。本章要介绍另一种类型的逻辑电路，在这类逻辑电路中，任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。具备这种逻辑功能特点的电路称为时序逻辑电路（sequential logic circuit，简称时序电路），以区别于组合逻辑电路。

为了进一步说明时序逻辑电路的特点，下面来分析一下图6.1.1给出的一个实例——串行加法器电路。

所谓串行加法，是指在将两个多位数相加时，采取从低位到高位逐位相加的方式完成相加运算。由于每一位（例如第i位）相加的结果不仅取决于本位的两个加数 $ a_{i} $和 $ b_{i} $，还与低一位是否有进位有关，所以完整的串行加法器电路除了应该具有将两个加数和来自低位的进位相加的能力之外，还必须具备记忆功能，这样才能把本位相加后的进位结果保存下来，以备做高一位的加法时使用。因此，图6.1.1所示的串行加法器电路包含了两个组成部分，一部分是全加器 $ \Sigma $，另一部分是由触发器构成的存储电路。前者执行 $ a_{i} $、 $ b_{i} $和 $ c_{i-1} $三个数的相加运算，后者负责记下每次相加后的进位结果。

通过这个简单的例子不难看出，时序电路在电路结构上有两个显 $ \underset{\cdot}{著} $的特点。第一，时序电路通常包含组合电路和存储电路两个组成部分，而存储电路是必不可少的。第二，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。

时序电路的框图可以画成图 6.1.2 所示的普遍形式。图中的 $ X(x_{1}, x_{2}, \cdots, x_{i}) $ 代表输入信号， $ Y(y_{1}, y_{2}, \cdots, y_{j}) $ 代表输出信号， $ Z(z_{1}, z_{2}, \cdots, z_{k}) $ 代表存储电路的输入信号， $ Q(q_{1}, q_{2}, \cdots, q_{l}) $ 代表存储电路的输出。这些信号之间的逻辑关系可以用三个方程组来描述

$$ \begin{aligned}&\left\{\begin{aligned}y_{1}&=f_{1}\left(x_{1},x_{2},\cdots,x_{i},q_{1},q_{2},\cdots,q_{l}\right)\\y_{2}&=f_{2}\left(x_{1},x_{2},\cdots,x_{i},q_{1},q_{2},\cdots,q_{l}\right)\\\vdots\\y_{j}&=f_{j}\left(x_{1},x_{2},\cdots,x_{i},q_{1},q_{2},\cdots,q_{l}\right)\end{aligned}\right.\\&\left\{\begin{aligned}z_{1}&=g_{1}\left(x_{1},x_{2},\cdots,x_{i},q_{1},q_{2},\cdots,q_{l}\right)\\z_{2}&=g_{2}\left(x_{1},x_{2},\cdots,x_{i},q_{1},q_{2},\cdots,q_{l}\right)\\\vdots\\z_{k}&=g_{k}\left(x_{1},x_{2},\cdots,x_{i},q_{1},q_{2},\cdots,q_{l}\right)\end{aligned}\right.\\&\left\{\begin{aligned}q_{1}^{*}&=h_{1}\left(z_{1},z_{2},\cdots,z_{k},q_{1},q_{2},\cdots,q_{l}\right)\\q_{2}^{*}&=h_{2}\left(z_{1},z_{2},\cdots,z_{k},q_{1},q_{2},\cdots,q_{l}\right)\\\vdots\\q_{l}^{*}&=h_{l}\left(z_{1},z_{2},\cdots,z_{k},q_{1},q_{2},\cdots,q_{l}\right)\end{aligned}\right.\end{aligned} $$

式(6.1.1)称为输出方程，式(6.1.2)称为驱动方程（或激励方程），式(6.1.3)称为状态方程。 $ q_{1}, q_{2}, \cdots, q_{l} $ 表示存储电路中每个触发器的现态， $ q_{1}^{*}, q_{2}^{*}, \cdots, q_{l}^{*} $ 表示存储电路中每个触发器的次态。如果将式(6.1.1)、(6.1.2)和(6.1.3)写成向量函数的形式，则得到

$$ \begin{aligned}&Y=F\left[X,Q\right]\\&Z=G\left[X,Q\right]\\&Q^{*}=H\left[Z,Q\right]\\ \end{aligned} $$

由于存储电路中触发器的动作特点不同，在时序电路中又有同步时序电路和异步时序电路之分。在同步时序电路中，所有触发器状态的变化都是在同一时钟信号操作下同时发生的。而在异步时序电路中，触发器状态的变化不是同时发生的。

此外，有时还根据输出信号的特点将时序电路划分为米利（Mealy）型和穆尔（Moore）型两种。在米利型电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入变量；在穆尔型电路中，输出信号仅仅取决于存储电路的状态。可见，穆尔型电路只不过是米利型电路的一种特例而已。

以后还会看到，在有些具体的时序电路中，并不都具备图6.1.2所示的完整形式。例如，有的时序电路中没有组合电路部分，而有的时序电路又可能没有输入逻辑变量，但它们在逻辑功能上仍具有时序电路的基本特征。

鉴于时序电路在工作时是在电路的有限个状态间按一定的规律转换的，所以又将时序电路称为状态机（State Machine，简称SM）、有限状态机（Finite State Machine，简称FSM）或算法状态机（Algorithmic State Machine，简称ASM）。

在分析时序电路时只要将状态变量和输入信号一样当作逻辑函数的输入变量处理，那么分析组合电路的一些运算方法仍然可以使用。不过，由于任意时刻状态变量的取值都和电路的历史情况有关，所以分析起来要比组合电路复杂一些。为便于描述存储电路的状态及其转换规律，还要引入一些新的表示方法和分析方法。

至于时序电路的设计方法，则更复杂一些，在讲过若干典型的时序电路之后对此再做详细介绍。

复习思考题

R6.1.1 组合逻辑电路和时序逻辑电路在逻辑功能与电路结构上有何区别？

R6.1.2 同步时序电路和异步时序电路有何不同？

6.2 时序逻辑电路的分析方法

6.2.1 同步时序逻辑电路的分析方法

分析一个时序电路，就是要找出给定时序电路的逻辑功能。具体地说，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。

首先讨论同步时序电路的分析方法。由于同步时序电路中所有触发器都是在同一个时钟信号操作下工作的，所以分析方法比较简单。

在本章6.1节中已经讲过，时序电路的逻辑功能可以用输出方程、驱动方程和状态方程全面描述。因此，只要能写出给定逻辑电路的这三个方程，那么它的逻辑功能也就表示清楚了。根据这三个方程，就能够求得在任何给定输入变量状态和电路状态下电路的输出和次态。

分析同步时序电路时一般按如下步骤进行：

（1）从给定的逻辑图中写出每个触发器的驱动方程（亦即存储电路中每个触发器输入信号的逻辑函数式）。

（2）将得到的这些驱动方程代入相应触发器的特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组。

（3）根据逻辑图写出电路的输出方程。

【例 6.2.1】试分析图 6.2.1 所示时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。 $ FF_{1} $、 $ FF_{2} $ 和 $ FF_{3} $ 是三个主从结构的 TTL 触发器，下降沿动作，输入端悬空时和逻辑 1 状态等效。

解：（1）从图6.2.1给定的逻辑图可写出电路的驱动方程为

$$ \left\{\begin{aligned}J_{1}&=\left(Q_{2}\cdot Q_{3}\right)^{\prime}&K_{1}&=1\\ J_{2}&=Q_{1}&K_{2}&=\left(Q_{1}^{\prime}\cdot Q_{3}^{\prime}\right)^{\prime}\\ J_{3}&=Q_{1}\cdot Q_{2}&K_{3}&=Q_{2}\end{aligned}\right. $$

（2）将式(6.2.1)代入 JK 触发器的特性方程 $ Q^{*}=JQ'+K'Q $ 中去，于是得到电路的状态方程

$$ \left\{\begin{aligned}\boldsymbol{Q}_{1}^{*}&=(\boldsymbol{Q}_{2}\cdot\boldsymbol{Q}_{3})^{\prime}\boldsymbol{Q}_{1}^{\prime}\\ \boldsymbol{Q}_{2}^{*}&=\boldsymbol{Q}_{1}\cdot\boldsymbol{Q}_{2}^{\prime}+\boldsymbol{Q}_{1}^{\prime}\cdot\boldsymbol{Q}_{3}^{\prime}\cdot\boldsymbol{Q}_{2}\\ \boldsymbol{Q}_{3}^{*}&=\boldsymbol{Q}_{1}\cdot\boldsymbol{Q}_{2}\cdot\boldsymbol{Q}_{3}^{\prime}+\boldsymbol{Q}_{2}^{\prime}\cdot\boldsymbol{Q}_{3}\end{aligned}\right. $$

（3）根据逻辑图写出输出方程为

$$ Y=Q_{2}~\bullet~Q_{3} $$

6.2.2 时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图

从理论上讲，有了驱动方程、状态方程和输出方程以后，时序电路的逻辑功能就已经描述清楚了。然而通过例6.2.1可以发现，从这一组方程式中还不能获得电路逻辑功能的完整印象。这主要是由于电路每一时刻的状态都和电路的历史情况有关的缘故。由此可以想到，如果将电路在一系列时钟信号作用下状态转换的全部过程找出来，则电路的逻辑功能便可一目了然了。

用于描述时序电路状态转换全部过程的方法有状态转换表（也称状态转换真值表）、状态转换图、状态机流程图和时序图。由于这几种方法和方程组一样，都可以用来描述同一个时序电路的逻辑功能，所以它们之间可以互相转换。此外，还可以用硬件描述语言对时序电路的逻辑功能进行描述，这一部分内容将在后面的有关章节中介绍。

一、 状态转换表

若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算出电路的次态和现态下的输出值；以得到的次态作为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。如此继续下去，将全部的计算结果列成真值表

的形式，就得到了状态转换表。

【例6.2.2】试列出图6.2.1所示电路的状态转换表。

解：由图6.2.1可见，这个电路没有输入逻辑变量。（需要注意的是，不要把CLK当作输入逻辑变量。时钟信号只是控制触发器状态转换的操作信号。）因此，电路的次态和输出只取决于电路的初态，它属于穆尔型时序电路。设电路的初态为 $ Q_{3}Q_{2}Q_{1}=000 $，代入式(6.2.2)和式(6.2.3)后得到

$$ \left\{\begin{aligned}Q_{3}^{*}&=0\\ Q_{2}^{*}&=0\\ Q_{1}^{*}&=1\end{aligned}\right. $$

$$ Y=0 $$

将这一结果作为新的初态，即 $ Q_{3}Q_{2}Q_{1}=001 $，重新代入式（6.2.2）和式（6.2.3），又得到一组新的次态和输出值。如此继续下去即可发现，当 $ Q_{3}Q_{2}Q_{1}=110 $ 时，次态 $ Q_{3}^{*}Q_{2}^{*}Q_{1}^{*}=000 $，返回了最初设定的初态。如果再继续算下去，电路的状态和输出将按照前面的变化顺序反复循环，因此已无需再做下去了。这样就得到了表6.2.1所示的状态转换表。

| $ Q_3 $ | $ Q_2 $ | $ Q_1 $ | $ Q_3^* $ | $ Q_2^* $ | $ Q_1^* $ | Y |

| --- | --- | --- | --- | --- | --- | --- |

| 0 | 0 | 0 | 0 | 0 | 1 | 0 |

| 0 | 0 | 1 | 0 | 1 | 0 | 0 |

| 0 | 1 | 0 | 0 | 1 | 1 | 0 |

| 0 | 1 | 1 | 1 | 0 | 0 | 0 |

| 1 | 0 | 0 | 1 | 0 | 1 | 0 |

| 1 | 0 | 1 | 1 | 1 | 0 | 0 |

| 1 | 1 | 0 | 0 | 0 | 0 | 1 |

| 1 | 1 | 1 | 0 | 0 | 0 | 1 |

最后还要检查一下得到的状态转换表是否包含了电路所有可能出现的状态。结果发现， $ Q_{3}Q_{2}Q_{1} $ 的状态组合共有8种，而根据上述计算过程列出的状态转换表中只有7种状态，缺少 $ Q_{3}Q_{2}Q_{1}=111 $ 这个状态。将此状态代入式(6.2.2)和式(6.2.3)计算得到

$$ \begin{cases}Q_{3}^{*}=0\\Q_{2}^{*}=0\\Q_{1}^{*}=0\\Y=1\end{cases} $$

将这个计算结果补充到表中以后，才得到完整的状态转换表。

有时也将电路的状态转换表列成表6.2.2的形式。这种状态转换表给出了在一系列时钟信

号作用下电路状态转换的顺序，比较直观。

从表6.2.2上很容易看出，每经过7个时钟信号以后电路的状态循环变化一次，所以这个电路具有对时钟信号计数的功能。同时，因为每经过7个时钟脉冲作用以后输出端Y输出一个脉冲（由0变1，再由1变0），所以这是一个七进制计数器，Y端的输出就是进位脉冲。

| CLK 的顺序 | $ Q_{{3}} $ | $ Q_{{2}} $ | $ Q_{{1}} $ | Y |

| --- | --- | --- | --- | --- |

| 0 | 0 | 0 | 0 | 0 |

| 1 | 0 | 0 | 1 | 0 |

| 2 | 0 | 1 | 0 | 0 |

| 3 | 0 | 1 | 1 | 0 |

| 4 | 1 | 0 | 0 | 0 |

| 5 | 1 | 0 | 1 | 0 |

| 6 | 1 | 1 | 0 | 1 |

| 7 | 0 | 0 | 0 | 0 |

| 0 | 1 | 1 | 1 | 1 |

| 1 | 0 | 0 | 0 | 0 |

二、 状态转换图

为了以更加形象的方式直观地显示出时序电路的逻辑功能，有时还进一步将状态转换表的内容表示成状态转换图的形式。

图6.2.2是图6.2.1所示电路的状态转换图。在状态转换图中以圆圈表示电路的各个状态，以箭头表示状态转换的方向。同时，还在箭头旁注明了状态转换前的输入变量取值和输出值。通常将输入变量取值写在斜线以上，将输出值写在斜线以下。因为图6.2.1电路没有输入逻辑变量，所以斜线上方没有注字。

【例6.2.3】分析图6.2.3所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。

解：首先从给定的电路图写出驱动方程

$$ \left\{\begin{aligned}D_{1}&=Q^{\prime}_{1}\\ D_{2}&=A\oplus Q_{1}\oplus Q_{2}\end{aligned}\right. $$

将式（6.2.4）代入 D 触发器的特性方程，得到电路的状态方程

$$ \left\{\begin{aligned}\boldsymbol{Q}_{1}^{*}&=\boldsymbol{D}_{1}=\boldsymbol{Q}_{1}^{\prime}\\ \boldsymbol{Q}_{2}^{*}&=\boldsymbol{D}_{2}=\boldsymbol{A}\oplus\boldsymbol{Q}_{1}\oplus\boldsymbol{Q}_{2}\end{aligned}\right. $$

从图 6.2.3 所示的电路图写出输出方程为

$$ \begin{aligned}\boldsymbol{Y}=&\left(\left(\boldsymbol{A}^{\prime}\boldsymbol{Q}_{1}\boldsymbol{Q}_{2}\right)^{\prime}\cdot\left(\boldsymbol{A}\boldsymbol{Q}_{1}^{\prime}\boldsymbol{Q}_{2}^{\prime}\right)^{\prime}\right)^{\prime}\\=&\boldsymbol{A}^{\prime}\boldsymbol{Q}_{1}\boldsymbol{Q}_{2}+\boldsymbol{A}\boldsymbol{Q}_{1}^{\prime}\boldsymbol{Q}_{2}^{\prime}\end{aligned} $$

为便于画出电路的状态转换图，可先列出电路的状态转换表，如表6.2.3所示。它以真值表的形式表示了电路的次态和输出 $ (Q_{2}^{*}Q_{1}^{*}/Y) $与现态和输入变量 $ (Q_{2}Q_{1} $和A)之间的函数关系。表中的数值用式(6.2.5)和式(6.2.6)计算得到。

根据表6.2.3画出的电路状态转换图如图6.2.4所示。

| $ Q_{2}^{*}Q_{1}^{*}/Y $\nA | 00 | 01 | 11 | 10 |

| --- | --- | --- | --- | --- |

| 0 | 01/0 | 10/0 | 00/1 | 11/0 |

| 1 | 11/1 | 00/0 | 10/0 | 01/0 |

由图6.2.4所示的状态转换图可以看出，图6.2.3所示电路可以作为可控计数器使用。当A=0时是一个加法计数器，在时钟信号连续作用下， $ Q_{2}Q_{1} $的数值从00到11递增。如果从 $ Q_{2}Q_{1}=00 $状态开始加入时钟信号，则 $ Q_{2}Q_{1} $的数值可以表示输入的时钟脉冲数目。当A=1时是一个减法计数器，在连续加入时钟脉冲时， $ Q_{2}Q_{1} $的数值是从11到00递减的。

三、 状态机流程图（SM 图）

时序电路（也称状态机）逻辑功能的另外一种描述形式称为状态机流程图（State Machine Flowchart，或 State Machine Chart），简称 SM 图。也有把它称为 ASM 图的。

SM 图采用类似于编写计算机程序时使用的程序流程图的形式，表示在一系列时钟脉冲作用

下时序电路状态转换的流程以及每个状态下的输入和输出。因此，可以理解为它是状态转换图按时钟信号顺序展开的一种形式，能够更加直观地表示出时序电路的运行过程。

SM 图中使用的图形符号有三种：状态框、判断框和条件输出框。状态框是一个矩形框，如图 6.2.5（a）所示。每个状态框表示电路的一个状态，左上角注明状态的名称（也有将状态名称写在框内的），右上角注明状态编码，框内列出此状态下等于 1 的输出逻辑变量。因为写在状态框内的输出只与电路的状态有关，所以一定是 Moore 型输出。当这个状态机用作复杂系统的控制电路时，每个输出信号可能就是系统进行某种操作的控制指令，所以有时也在框内直接注明系统所应当执行的操作，代替输出信号。

判断框又称条件分支框，它的外形为菱形，如图6.2.5（b）所示。判断框接在状态框的出口，决定着状态转换的去向。框内标注的是判断条件，它可以是一个逻辑变量、一个乘积项或者一个逻辑式。根据判断条件的取值是1还是0，确定在时钟信号到达时电路状态的去向。

条件输出框的外形为扁圆形，如图6.2.5（c）所示。它接在判断框的出口，框内标注输出变量的名称。当所接判断框出口的条件满足时，框内输出变量等于1.否则等于0。

一个时序电路的 SM 图由若干个 SM 模块组成。每个模块包含一个状态框、若干个判断框和条件输出框。图6.2.6就是一个 SM 模块的例子。当电路进入 $ S_{1} $ 状态后，输出 $ Y_{1} $、 $ Y_{2} $ 等于 1。若这时 A=1、B=0，则输出 $ Y_{4} $ 也等于 1，下一个时钟信号到达时，电路转向出口 2 所指向的次态。若这时 A=B=1，则 $ Y_{4}=0 $，下一个时钟信号到达时，电路转向出口 3 所指向的次态。若这时 A=0，则 $ Y_{3} $ 等于 1， $ Y_{4} $ 等于 0，下一个时钟信号到达时，电路转向出口 1 所指向的次态。可见，一个 SM 模块所表示的内容相当于状态转换图中一个状态所表示的内容。

按照以上所讲的规则，就可以根据状态转换表或状态转换图画出对应的SM图来。例如，根据表6.2.3的状态转换表就可以画出图6.2.3所示计数器电路的SM图，如图6.2.7所示。

四、 时序图

为便于用实验观察的方法检查时序电路的逻辑功能，还可以将状态转换表的内容画成时间波形的形式。

在输入信号和时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图称为时序图。

图 6.2.8 和图 6.2.9 中画出了图 6.2.1 和图 6.2.3 所示电路的时序图。

利用时序图检查时序电路逻辑功能的方法不仅用在实验测试中，也用于数字电路的计算机模拟当中。

复习思考题

R6.2.1 时序电路逻辑功能的描述方式有哪几种？你能将其中任何一种描述方式转换为其他各种描述方式吗？

6.2.3 异步时序逻辑电路的分析方法

异步时序电路的分析方法和同步时序电路的分析方法有所不同。在异步时序电路中，每次电路状态发生转换时并不是所有触发器都有时钟信号。只有那些有时钟信号的触发器才需要用特性方程去计算次态，而没有时钟信号的触发器将保持原来的状态不变。

因此，在分析异步时序电路时还需要找出每次电路状态转换时哪些触发器有时钟信号，哪些触发器没有时钟信号。可见，分析异步时序电路要比分析同步时序电路复杂。

下面通过一个例子具体说明一下分析的方法和步骤。

【例 6.2.4】已知异步时序电路的逻辑图如图 6.2.10 所示，试分析它的逻辑功能，画出电路的状态转换图和时序图。触发器和门电路均为 TTL 电路。

解：首先根据逻辑图可写出驱动方程为

$$ \left\{\begin{aligned}&J_{0}=K_{0}=\mathbf{1}\\ &J_{1}=Q_{3}^{\prime},\quad&K_{1}=\mathbf{1}\\ &J_{2}=K_{2}=\mathbf{1}\\ &J_{3}=Q_{1}Q_{2},\quad&K_{3}=\mathbf{1}\\ \end{aligned}\right. $$

将式(6.2.7)代入 JK 触发器的特性方程 $ Q^{*}=JQ'+K'Q $ 后得到电路的状态方程

$$ \begin{aligned}&\left\{\begin{aligned}Q_{0}^{*}&=Q_{0}^{\prime}\cdot clk_{0}\\Q_{1}^{*}&=Q_{3}^{\prime}Q_{1}^{\prime}\cdot clk_{1}\\Q_{2}^{*}&=Q_{2}^{\prime}\cdot clk_{2}\\Q_{3}^{*}&=Q_{1}Q_{2}Q_{3}^{\prime}\cdot klk_{3}\end{aligned}\right.\end{aligned} $$

式中以小写的 $ clk $ 表示时钟信号，它不是一个逻辑变量。对下降沿动作的触发器而言， $ clk=1 $ 仅表示时钟输入端有下降沿到达；对上升沿动作的触发器而言， $ clk=1 $ 表示时钟输入端有上升沿到达。 $ clk=0 $ 表示没有时钟信号到达，触发器保持原来的状态不变。

根据电路图写出输出方程为

$$ C=Q_{0}Q_{3} $$

为了画电路的状态转换图，需列出电路的状态转换表。在计算触发器的次态时，首先应找出每次电路状态转换时各个触发器是否有 $ clk $ 信号。为此，可以从给定的 $ clk_0 $ 连续作用下列出 $ Q_0 $ 的对应值（如表 6.2.4 中所示）。根据 $ Q_0 $ 每次从 1 变 0 的时刻产生 $ clk_1 $ 和 $ clk_3 $，即可得到表

6.2.4 中 $ clk_1 $ 和 $ clk_3 $ 的对应值。而 $ Q_1 $ 每次从 1 变 0 的时刻将产生 $ clk_2 $。以 $ Q_3Q_2Q_1Q_0 = 0000 $ 为初态代入式 (6.2.8) 和式 (6.2.9) 依次计算下去，就得到了表 6.2.4 所示的状态转换表。

| $ clk_0 $ 的顺序 | 触发器状态 | 时钟信号 | 输出\nC | | | | | | |

| --- | --- | --- | --- | --- | --- | --- | --- | --- | --- |

| $ Q_3 $ | $ Q_2 $ | $ Q_1 $ | $ Q_0 $ | $ clk_3 $ | $ clk_2 $ | $ clk_1 $ | $ clk_0 $ | | |

| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |

| 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 |

| 2 | 0 | 0 | 1 | 0 | 1 | 0 | 1 | 1 | 0 |

| 3 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 1 | 0 |

| 4 | 0 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 0 |

| 5 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 1 | 0 |

| 6 | 0 | 1 | 1 | 0 | 1 | 0 | 1 | 1 | 0 |

| 7 | 0 | 1 | 1 | 1 | 0 | 0 | 0 | 1 | 0 |

| 8 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 0 |

| 9 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 1 |

| 10 | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 1 | 0 |

由于图6.2.10所示电路中有4个触发器，它们的状态组合有16种，而表6.2.4中只包含了10种，因此需要分别求出其余6种状态下的输出和次态。将这些计算结果补充到表6.2.4中，才是完整的状态转换表。完整的电路状态转换图如图6.2.11所示。状态转换图表明，当电路处于表6.2.4中所列10种状态以外的任何一种状态时，都会在时钟信号作用下最终进入表6.2.4中的状态循环中去。具有这种特点的时序电路称为能够自行启动的时序电路。

从图 6.2.11 的状态转换图还可以看出，图 6.2.10 电路是一个异步十进制加法计数器电路。

6.3 若干常用的时序逻辑电路

6.3.1 移位寄存器

移位寄存器（Shift Register）除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。因此，移位寄存器不但可以用来寄存代码，还可以用来实现数据的串行-并行转换、数值的运算以及数据处理等。

图 6.3.1 所示电路是由边沿触发方式的 D 触发器组成的 4 位移位寄存器，其中第一个触发器 $ FF_{0} $ 的输入端接收输入信号，其余的每个触发器输入端均与前边一个触发器的 Q 端相连。

因为从 CLK 上升沿到达开始到输出端新状态的建立需要经过一段传输延迟时间，所以当 CLK 的上升沿同时作用于所有的触发器时，它们输入端（D 端）的状态还没有改变。于是 $ FF_{1} $ 按 $ Q_{0} $ 原来的状态翻转， $ FF_{2} $ 按 $ Q_{1} $ 原来的状态翻转， $ FF_{3} $ 按 $ Q_{2} $ 原来的状态翻转。同时，加到寄存器输入端 $ D_{1} $ 的代码存入 $ FF_{0} $。总的效果相当于移位寄存器里原有的代码依次右移了 1 位。

例如，在4个时钟周期内输入代码依次为1011，而移位寄存器的初始状态为 $ Q_{0}Q_{1}Q_{2}Q_{3}=0000 $，那么在移位脉冲（也就是触发器的时钟脉冲）的作用下，移位寄存器里代码的移动情况将如表6.3.1所示。图6.3.2给出了各触发器输出端在移位过程中的电压波形图。

| CLK 的顺序 | 输入 $ D_{1} $ | $ Q_{0} $ | $ Q_{1} $ | $ Q_{2} $ | $ Q_{3} $ |

| --- | --- | --- | --- | --- | --- |

| 0 | 0 | 0 | 0 | 0 | 0 |

| 1 | 1 | 1 | 0 | 0 | 0 |

| 2 | 0 | 0 | 1 | 0 | 0 |

| 3 | 1 | 1 | 0 | 1 | 0 |

| 4 | 1 | 1 | 1 | 0 | 1 |

可以看到，经过4个CLK信号以后，串行输入的4位代码全部移入了移位寄存器中，同时在4个触发器的输出端得到了并行输出的代码。因此，利用移位寄存器可以实现代码的串行-并行转换。

如果首先将4位数据并行地置入移位寄存器的4个触发器中，然后连续加入4个移位脉冲，则移位寄存器里的4位代码将从串行输出端 $ D_{0} $依次送出，从而实现了数据的并行-串行转换。

图 6.3.3 是用 JK 触发器组成的 4 位移位寄存器，它和图 6.3.1 所示电路具有同样的逻辑功能。

为便于扩展逻辑功能和增加使用的灵活性，在定型生产的移位寄存器集成电路上有的又附加了左、右移控制、数据并行输入、保持、异步置零（复位）等功能。图6.3.4给出的74HC194A4位双向移位寄存器就是一个典型的例子。

74HC194A 由 4 个触发器 FF $ _{0} $、FF $ _{1} $、FF $ _{2} $、FF $ _{3} $ 和各自的输入控制电路组成。图中的 $ D_{IR} $ 为数据右移串行输入端， $ D_{IL} $ 为数据左移串行输入端， $ D_{0} \sim D_{3} $ 为数据并行输入端， $ Q_{0} \sim Q_{3} $ 为数据并行输出端。移位寄存器的工作状态由控制端 $ S_{1} $ 和 $ S_{0} $ 的状态指定。

现以第二位触发器 $ FF_{1} $ 为例，分析一下 $ S_{1}, S_{0} $ 为不同取值时移位寄存器的工作状态。由图可见， $ FF_{1} $ 的输入控制电路是由与或非门 $ G_{1} $ 和反相器 $ G_{2} $ 组成的具有互补输出的4选1数据选择器。它的互补输出作为 $ FF_{1} $ 的输入信号。

当 $ S_{1}=S_{0}=0 $ 时， $ G_{1} $ 最右边的输入信号 $ Q_{1} $ 被选中，使触发器 $ FF_{1} $ 的输入为 $ S=Q_{1}, R=Q_{1}^{\prime} $，故 CLK 上升沿到达时 $ FF_{1} $ 被置成 $ Q_{1}^{*}=Q_{1} $。因此，移位寄存器工作在保持状态。

当 $ S_{1}=S_{0}=1 $ 时， $ G_{1} $ 左边第二个输入信号 $ D_{1} $ 被选中，使触发器 $ FF_{1} $ 的输入为 $ S=D_{1}, R=D_{1}^{\prime} $，故 CLK 上升沿到达时 $ FF_{1} $ 被置成 $ Q_{1}^{*}=D_{1} $，移位寄存器处于数据并行输入状态。

当 $ S_{1}=0, S_{0}=1 $ 时， $ G_{1} $ 最左边的输入信号 $ Q_{0} $ 被选中，使触发器 $ FF_{1} $ 的输入为 $ S=Q_{0}, R=Q_{0}^{\prime} $，故 CLK 上升沿到达时 $ FF_{1} $ 被置成 $ Q_{1}^{*}=Q_{0} $，移位寄存器工作在右移状态。

当 $ S_{1}=1, S_{0}=0 $ 时， $ G_{1} $ 右边第二个输入信号 $ Q_{2} $ 被选中，使触发器 $ FF_{1} $ 的输入为 $ S=Q_{2}, R=Q_{2}^{\prime} $，故 CLK 上升沿到达时触发器被置成 $ Q_{1}^{*}=Q_{2} $，这时移位寄存器工作在左移状态。

此外， $ R_{D}^{\prime}=0 $ 时 $ FF_{0}\sim FF_{3} $ 将同时被置成 $ Q=0 $，所以正常工作时应使 $ R_{D}^{\prime} $ 处于高电平。

其他三个触发器的工作原理与 $ FF_{1} $ 基本相同，不再赘述。根据上面的分析可以列出 74HC194A 的功能表，如表 6.3.2 所示。

用74HC194A接成多位双向移位寄存器的接法十分简单。图6.3.5是用两片74HC194A接成8位双向移位寄存器的连接图。这时只需将其中一片的 $ Q_{3} $接至另一片的 $ D_{IR} $端，而将另一片的 $ Q_{0} $接到这一片的 $ D_{IL} $，同时把两片的 $ S_{1} $、 $ S_{0} $、CLK和 $ R'_{D} $分别并联就行了。

| $ R'_{D} $ | $ S_{1} $ | $ S_{0} $ | 工作状态 |

| --- | --- | --- | --- |

| 0 | ✗ | ✗ | 置零 |

| 1 | 0 | 0 | 保持 |

| 1 | 0 | 1 | 右移 |

| 1 | 1 | 0 | 左移 |

| 1 | 1 | 1 | 并行输入 |

【例6.3.1】试分析图6.3.6所示电路的逻辑功能，并指出在图6.3.7所示的时钟信号及 $ S_{1} $、 $ S_{0} $状态作用下， $ t_{4} $时刻以后输出Y与两组并行输入的二进制数M、N在数值上的关系。假定M、N的状态始终未变。

解：该电路由两片4位加法器74283和4片移位寄存器74HC194A组成。两片74283接成了一个8位并行加法器，4片74HC194A分别接成了两个8位的单向移位寄存器。由于两个8位移位寄存器的输出分别加到了8位并行加法器的两组输入端，所以图6.3.6所示电路是将两个8位移位寄存器里的内容相加的运算电路。

由图6.3.7可见，当 $ t=t_{1} $时 $ CLK_{1} $和 $ CLK_{2} $的第一个上升沿同时到达，因为这时 $ S_{1}=S_{0}=1 $，所以移位寄存器处在数据并行输入工作状态，M、N的数值便被分别存入两个移位寄存器中。

$ t_{1}=t_{2} $ 以后，M、N 同时右移1位。若 $ m_{0},n_{0} $ 是 M、N 的最低位，则右移1位相当于两数各乘以2。

至 $ t=t_{4} $ 时 M 又右移了 2 位，所以这时上面一个移位寄存器里的数为 $ M \times 8 $，下面一个移位寄存器里的数为 $ N \times 2 $。两数经加法器相加后得到

$$ Y=M\times8+N\times2 $$

复习思考题

R6.3.1 用电平触发的触发器、脉冲触发的触发器是否也能组成图6.3.1形式的移位寄存器？

R6.3.2 在图6.3.6所示的加法运算电路中，为了保证得出正确的运算结果，对M和N的数值应作何限制？

6.3.2 计数器

在数字系统中使用得最多的时序电路要算是计数器了。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。

计数器的种类非常繁多。如果按计数器中的触发器是否同时翻转分类，可以将计数器分为同步式和异步式两种。在同步计数器中，当时钟脉冲输入时触发器的翻转是同时发生的。而在异步计数器中，触发器的翻转有先有后，不是同时发生的。

如果按计数过程中计数器中的数字增减分类，又可以将计数器分为加法计数器、减法计数器和可逆计数器（或称为加/减计数器）。随着计数脉冲的不断输入而作递增计数的称为加法计数器，作递减计数的称为减法计数器，可增可减的称为可逆计数器。

如果按计数器中数字的编码方式分类，还可以分成二进制计数器、二-十进制计数器、格雷码计数器等。

此外，有时也用计数器的计数容量来区分各种不同的计数器，如十进制计数器、六十进制计数器等。

一、 同步计数器

1. 同步二进制计数器

目前生产的同步计数器芯片基本上分为二进制和十进制两种。首先讨论同步二进制计数器。

根据二进制加法运算规则可知，在一个多位二进制数的末位上加1时，若其中第i位（即任何一位）以下各位皆为1时，则第i位应改变状态（由0变成1，由1变成0）。而最低位的状态在每次加1时都要改变。例如

按照上述原则，最低的3位数都改变了状态，而高4位状态未变。

同步计数器通常用 T 触发器构成，结构形式有两种。一种是控制输入端 T 的状态。当每次 CLK 信号（也就是计数脉冲）到达时，使该翻转的那些触发器输入控制端 $ T_{i}=1 $，不该翻转的 $ T_{i}=0 $。另一种形式是控制时钟信号，每次计数脉冲到达时，只能加到该翻转的那些触发器的 CLK 输入端上，而不能加给那些不该翻转的触发器。同时，将所有的触发器接成 T=1 的状态。这样，就可以用计数器电路的不同状态来记录输入的 CLK 脉冲数目。

由此可知，当通过 T 端的状态控制时，第 i 位触发器输入端的逻辑式应为

$$ \begin{aligned}&T_{i}=Q_{i-1}\cdot Q_{i-2}\cdot\cdots\cdot Q_{1}\cdot Q_{0}\\&=\prod_{j=0}^{i-1}Q_{j}\qquad(i=1,2,\cdots,n-1)\\ \end{aligned} $$

只有最低位例外，按照计数规则，每次输入计数脉冲时它都要翻转，故 $ T_{0}=1 $

图 6.3.8 所示电路就是按式(6.3.1)接成的4位二进制同步加法计数器。由图可见，各触发器的驱动方程为

$$ \left\{\begin{aligned}T_{0}&=\mathbf{1}\\ T_{1}&=Q_{0}\\ T_{2}&=Q_{0}Q_{1}\\ T_{3}&=Q_{0}Q_{1}Q_{2}\end{aligned}\right. $$

将上式代入 T 触发器的特性方程式得到电路的状态方程

$$ \left\{\begin{aligned}\boldsymbol{Q}_{0}^{*}&=\boldsymbol{Q}_{0}^{\prime}\\ \boldsymbol{Q}_{1}^{*}&=\boldsymbol{Q}_{0}\boldsymbol{Q}_{1}^{\prime}+\boldsymbol{Q}_{0}^{\prime}\boldsymbol{Q}_{1}\\ \boldsymbol{Q}_{2}^{*}&=\boldsymbol{Q}_{0}\boldsymbol{Q}_{1}\boldsymbol{Q}_{2}^{\prime}+\left(\boldsymbol{Q}_{0}\boldsymbol{Q}_{1}\right)^{\prime}\boldsymbol{Q}_{2}\\ \boldsymbol{Q}_{3}^{*}&=\boldsymbol{Q}_{0}\boldsymbol{Q}_{1}\boldsymbol{Q}_{2}\boldsymbol{Q}_{3}^{\prime}+\left(\boldsymbol{Q}_{0}\boldsymbol{Q}_{1}\boldsymbol{Q}_{2}\right)^{\prime}\boldsymbol{Q}_{3}\end{aligned}\right. $$

电路的输出方程为

$$ C=Q_{0}Q_{1}Q_{2}Q_{3} $$

根据式（6.3.3）和式（6.3.4）求出电路的状态转换表，如表6.3.3所示。利用第16个计数脉冲到达时C端电位的下降沿可作为向高位计数器电路进位的输出信号。

计数脉冲

| 计数顺序 | 电路状态 | 等效十进制数 | 进位输出\nC | | | |

| --- | --- | --- | --- | --- | --- | --- |

| $ Q_3 $ | $ Q_2 $ | $ Q_1 $ | $ Q_0 $ | | | |

| 0 | 0 | 0 | 0 | 0 | 0 | 0 |

| 1 | 0 | 0 | 0 | 1 | 1 | 0 |

| 2 | 0 | 0 | 1 | 0 | 2 | 0 |

| 3 | 0 | 0 | 1 | 1 | 3 | 0 |

| 4 | 0 | 1 | 0 | 0 | 4 | 0 |

| 5 | 0 | 1 | 0 | 1 | 5 | 0 |

| 6 | 0 | 1 | 1 | 0 | 6 | 0 |

| 7 | 0 | 1 | 1 | 1 | 7 | 0 |

| 计数顺序 | 电路状态 | 等效十进制数 | 进位输出\nC | | | |

| --- | --- | --- | --- | --- | --- | --- |

| $ Q_3 $ | $ Q_2 $ | $ Q_1 $ | $ Q_0 $ | | | |

| 8 | 1 | 0 | 0 | 0 | 8 | 0 |

| 9 | 1 | 0 | 0 | 1 | 9 | 0 |

| 10 | 1 | 0 | 1 | 0 | 10 | 0 |

| 11 | 1 | 0 | 1 | 1 | 11 | 0 |

| 12 | 1 | 1 | 0 | 0 | 12 | 0 |

| 13 | 1 | 1 | 0 | 1 | 13 | 0 |

| 14 | 1 | 1 | 1 | 0 | 14 | 0 |

| 15 | 1 | 1 | 1 | 1 | 15 | 1 |

| 16 | 0 | 0 | 0 | 0 | 0 | 0 |

图 6.3.9 和图 6.3.10 是图 6.3.8 所示电路的状态转换图和时序图。由时序图可以看出，若计数输入脉冲的频率为 $ f_{0} $，则 $ Q_{0} $、 $ Q_{1} $、 $ Q_{2} $ 和 $ Q_{3} $ 端输出脉冲的频率将依次为 $ \frac{1}{2}f_{0} $、 $ \frac{1}{4}f_{0} $、 $ \frac{1}{8}f_{0} $ 和 $ \frac{1}{16}f_{0} $。针对计数器的这种分频功能，也将它称为分频器。

此外，母输入16个计数脉冲计数器工作一个循环，并在输出端 $ Q_{3} $产生一个进位输出信号，所以又将这个电路称为十六进制计数器。计数器中能计到的最大数称为计数器的容量，它等于计数器所有各位全为1时的数值。n位二进制计数器的容量等于 $ 2^{n}-1 $。

在实际生产的计数器芯片中，往往还附加了一些控制电路，以增加电路的功能和使用的灵活性。图6.3.11为中规模集成的4位同步二进制计数器74161的逻辑图。这个电路除了具有

二进制加法计数功能外，还具有预置数、保持和异步置零等附加功能。图中 $ LD' $ 为预置数控制端， $ D_{0} \sim D_{3} $ 为数据输入端，C 为进位输出端， $ R_{D}' $ 为异步置零（复位）端，EP 和 ET 为工作状态控制端。

表6.3.4是74161的功能表，它给出了当EP和ET为不同取值时电路的工作状态。

由图6.3.11可见，当 $ R_{D}^{\prime}=0 $时所有触发器将同时被置零，而且置零操作不受其他输入端状态的影响。

| CLK | $ R'_{D} $ | $ LD' $ | EP | ET | 工作状态 |

| --- | --- | --- | --- | --- | --- |

| × | 0 | × | × | × | 置零 |

| $ \uparrow $ | 1 | 0 | × | × | 预置数 |

| × | 1 | 1 | 0 | 1 | 保持 |

| × | 1 | 1 | × | 0 | 保持(但 C=0) |

| $ \uparrow $ | 1 | 1 | 1 | 1 | 计数 |

当 $ R_{D}^{\prime}=1 $、 $ LD^{\prime}=0 $ 时，电路工作在同步预置数状态。这时门 $ G_{16}\sim G_{19} $ 的输出始终是 1，所以 $ FF_{0}\sim FF_{3} $ 输入端 J、K 的状态由 $ D_{0}\sim D_{3} $ 的状态决定。例如，若 $ D_{0}=1 $，则 $ J_{0}=1,K_{0}=0 $，CLK 上升沿到达后 $ FF_{0} $ 被置 1。

当 $ R_{D}^{\prime}=LD^{\prime}=1 $ 而 EP=0、ET=1 时，由于这时门 $ G_{16}\sim G_{19} $ 的输出均为 0，亦即 $ FF_{0}\sim FF_{3} $ 均处在 J=K=0 的状态，所以 CLK 信号到达时它们保持原来的状态不变。同时 C 的状态也得到保持。

如果 ET=0，则 EP 无论为何状态，计数器的状态也将保持不变，但这时进位输出 C 等于 0。

当 $ R_{D}^{\prime}=LD^{\prime}=EP=ET=1 $ 时，电路工作在计数状态，与图 6.3.8 所示电路的工作状态相同。从电路的 0000 状态开始连续输入 16 个计数脉冲时，电路将从 1111 状态返回 0000 状态，C 端从高电平跳变至低电平。可以利用 C 端输出的高电平或下降沿作为进位输出信号。

74LS161 在内部电路结构形式上与 74161 有些区别，但外部引线的配置、引脚排列以及功能表都和 74161 相同。74HC161 的逻辑功能和引脚排列与 74161 相同，但 74HC161 内部的触发器采用了由传输门组成的结构，所以具体结构形式不完全相同。

此外，有些同步计数器（例如74LS162、74LS163）是采用同步置零方式的，应注意与74161这种异步置零方式的区别。在同步置零的计数器电路中， $ R_{D}^{\prime} $ 出现低电平后要等下一个CLK信号到达时才能将触发器置零。而在异步置零的计数器电路中，只要 $ R_{D}^{\prime} $ 出现低电平，触发器立即被置零，不受CLK的控制。

图 6.3.12 给出了采用控制时钟信号方式构成的 4 位同步二进制计数器。由于每个触发的 T 输入端恒为 1，所以只要在每个触发器的时钟输入端加一个时钟脉冲 $ clk_i $，这个触发器就要翻转一次。由图可见，对于除 $ FF_0 $ 以外的每个触发器，只有在低位触发器全部为 1 时，计数脉冲 CLK 才能通过与门 $ G_1 \sim G_3 $ 送到这些触发器的输入端而使之翻转。每个触发器的时钟信号可表示为